4. 硬件设计量产化评审

Layerscape 系列处理器（如 LS1046A、LS1028A、LX2160A）在样机阶段能跑通，并不代表可以量产。量产化评审的核心目标，是把“功能可用”提升为“批次一致、环境鲁棒、可测试、可维修”。本节聚焦六类量产敏感电路：DDR、SerDes、电源、时钟、复位、调试接口，给出一份可直接用于设计评审的检查清单，并说明每一条背后的判断依据。

一、评审的组织方式：按“信号完整性—电源完整性—可测试性”三条主线

建议把评审拆成三条并行主线，而不是按原理图页码逐页翻。第一条是信号完整性主线，覆盖 DDR、SerDes、时钟；第二条是电源完整性主线，覆盖上电时序、去耦、参考电压、电流余量；第三条是可测试性与可维修性主线，覆盖复位、调试接口、测试点、Boot 配置。每条主线由一名硬件工程师主责，输出“问题—风险等级—整改建议—验证方法”四列记录。

风险等级建议分为三级：A 级为量产阻断项（如 DDR 走线长度不匹配导致无法通过眼图），B 级为批次风险项（如去耦电容容值偏差导致高温下不稳定），C 级为优化项（如丝印可读性）。评审结论必须明确 A 级项清零才能进入下一阶段。

二、DDR 检查清单：从拓扑到参考电压

DDR 是量产问题最集中的区域。评审时先确认拓扑：Layerscape 通常采用 fly-by 拓扑，地址/命令/控制信号以菊花链方式连接各颗粒，DQ/DQS 则以点对点方式连接。fly-by 拓扑下，时钟与地址/命令的走线长度差必须控制在 ±25 mil 以内，否则写入均衡（write leveling）会消耗过多延迟余量。

具体检查项包括：DQ 与 DQS 组内等长误差 ≤5 mil；DQS 差分对内部偏斜 ≤5 mil；所有 DDR 信号参考完整地平面，若必须跨分割，需在跨分割处放置 0.1µF 缝合电容；VREF 分压电阻精度 1%，并在 VREF 引脚旁放置 0.1µF 与 0.01µF 去耦；ODT 与驱动强度配置需与颗粒手册匹配。建议在评审时直接打开 PCB 工具的长度报告，逐组核对，而不是凭经验判断。

三、SerDes 检查清单：阻抗、偏斜与过孔

SerDes 通道的评审重点是阻抗连续性与损耗预算。差分阻抗按协议要求选择 85Ω 或 100Ω，差分对内偏斜 ≤5 mil，对间偏斜根据协议要求（如 PCIe 通常 ≤5 mil，10G-KR 更严）。AC 耦合电容应靠近发送端放置，容值按协议选择（PCIe 常用 0.1µF，SATA 常用 0.01µF）。

过孔是高速通道的主要损耗来源。10Gbps 以上信号建议背钻，残桩长度控制在 15 mil 以内；过孔反焊盘尺寸需优化，避免阻抗突变。参考时钟的抖动指标必须满足 SerDes 要求，例如 10G-KR 通常要求参考时钟 RMS 抖动 <1 ps。评审时应要求提供通道的插损仿真曲线，确认在 Nyquist 频率处插损满足协议预算。

四、电源、时钟、复位与调试接口

电源评审先看时序：Layerscape 手册规定了核压、IO 压、DDR 压等电源轨的上电顺序，评审时需核对电源管理芯片的 PGOOD 信号与处理器 RESET 的配合关系。每路电源的去耦网络建议按 10µF+0.1µF+0.01µF 组合布置，电流余量 ≥30%，输出纹波 <3%。

时钟评审关注晶振负载电容匹配与频偏，量产要求频偏 ≤±20 ppm；时钟走线应包地并远离电源开关节点。复位评审关注 PORESET_B 的 RC 去抖、HRESET_B 的上拉、Boot 配置引脚的上下拉状态，避免浮空导致启动模式不确定。调试接口评审关注 JTAG 信号的上拉/下拉、TRST 处理、UART 测试点引出与丝印标注，确保产线可快速定位问题。

五、可直接使用的评审检查表（示例）

评审完成后，应输出一份整改跟踪表，明确责任人、整改措施、验证方法与关闭时间。只有 A 级项全部关闭、B 级项有明确计划，硬件设计才算具备量产条件。