2. SerDes架构与Marvell IP核解析
SerDes（Serializer/Deserializer）并不是一个“黑盒高速接口”，而是一条由发送端（TX）、接收端（RX）、时钟数据恢复（CDR）、均衡器（EQ）以及适配层（Adaptation Layer）共同构成的信号链。理解这条链路的职责划分，是读懂 Marvell SerDes IP 手册、正确配置寄存器、并在链路不收敛时定位问题的前提。本节先建立整体架构视图，再逐段拆解各模块的功能边界，最后给出典型 Marvell SerDes IP 的选型维度与接口规范要点。
一、整体架构：一条从并行到并行、跨越信道的信号链
SerDes 的核心任务可以概括为：在发送侧把低速并行数据串行化为高速串行比特流，经信道传输后，在接收侧恢复出时钟与数据，再解串为并行数据。围绕这一主线，各功能块分工如下：
- 发送端（TX）：包含并行输入接口（PCS/FIFO）、串行器（Serializer）、发送均衡器（TX EQ，通常为前馈均衡 FFE 或去加重 De-emphasis）、驱动器（Driver）。
- 接收端（RX）：包含连续时间线性均衡器（CTLE）、可变增益放大器（VGA）、判决反馈均衡器（DFE）、采样器（Sampler/Slicer）、解串器（Deserializer）。
- 时钟数据恢复（CDR）：从数据边沿中提取相位信息，驱动相位插值器（PI）或压控振荡器，使采样时钟对准数据眼图中心。
- 适配层（Adaptation）：通过误码率（BER）或眼图监视（Eye Monitor）反馈，自动调整 CTLE 增益、DFE 抽头、TX FFE 系数等参数，使链路在 PVT 变化下保持收敛。
下图给出本节的核心架构关系：数据自左向右流动，时钟与适配信息以反馈形式反向作用，形成“前向信号链 + 反向控制环”的闭环结构。
二、发送端：从并行到串行的关键处理
发送端的第一步是并行数据进入 PCS 层，完成编码（如 64b/66b、128b/130b）与 FIFO 时钟域跨越。随后串行器以高速时钟将 N 位并行数据逐位输出，例如 32:1 串行器在 32 位宽、1 GHz 并行时钟下产生 32 Gb/s 串行流。真正决定信号质量的是 TX 均衡：在高速率下，信道对高频分量的衰减远大于低频，导致眼图闭合。TX FFE 通过延迟线对当前比特与前后比特加权求和，预先把高频能量“抬升”，典型 3~5 抽头，主抽头（main）与前后抽头（pre/post）系数以 mV 或归一化比例表示。例如在 25 dB 插损信道下，常用 pre=0.1、post=0.25 的去加重配置，使发送端输出在跳变沿处幅度更高、连续相同比特处幅度更低，从而在接收端形成更对称的眼图。
驱动器负责将均衡后的信号以差分形式送入信道，需关注输出摆幅（如 800 mVppd）、终端匹配（通常 50 Ω 到 AC 耦合电容）以及回波损耗。发送端还常集成 PRBS 图案发生器与误码检测，用于链路自测。
三、接收端与均衡器：补偿信道、打开眼图
接收端面对的是被信道严重衰减且叠加噪声、串扰的信号。CTLE 首先提供高频增益，其频率响应由零点与极点位置决定，典型可配置为 0~15 dB 的高频提升。VGA 随后把信号幅度调整到采样器最佳输入范围。DFE 则是一种非线性均衡器：它利用已判决的历史比特，通过加权反馈抵消当前比特受到的码间干扰（ISI）。DFE 的抽头系数（如 h1~h5）由适配层根据误码或眼图信息迭代更新。相比 FFE，DFE 不会放大噪声，但存在误差传播风险，因此抽头数量与更新步长需要折中。
采样器在 CDR 提供的时钟相位上对均衡后信号进行判决，输出 0/1 比特流，再由解串器恢复为并行数据。整个接收链的收敛目标，是让采样点落在眼图张开最大的位置，并使 BER 低于目标值（如 1e-15）。
四、CDR：从数据中“长”出时钟
CDR 的核心是相位检测器（PD），它比较数据跳变沿与恢复时钟沿的相位差，输出超前/滞后信息。环路滤波器对该信息积分，控制相位插值器（PI）或 VCO 调整时钟相位。CDR 的环路带宽决定了抖动容限与锁定速度：带宽过窄，跟踪不上低频抖动；带宽过宽，则引入过多高频噪声。Marvell SerDes IP 通常提供 CDR 带宽档位、锁定检测阈值与失锁告警状态位，便于系统监控链路健康度。
五、适配层：让链路在 PVT 下自动收敛
适配层是 Marvell 高速 SerDes 的重要差异化能力。它通过眼图监视器或 BER 统计，评估当前均衡配置下的信号质量，再按搜索算法（如爬山法、梯度法）调整 CTLE 增益、DFE 抽头与 TX FFE 系数。适配过程通常分为初始训练与持续跟踪两个阶段：初始阶段快速找到可用配置，跟踪阶段以较慢速率补偿温度与电压漂移。工程上需要关注适配是否收敛、是否陷入局部最优，以及适配过程中链路是否会短暂中断。
六、典型 Marvell SerDes IP 选型与接口规范
Marvell 的 SerDes IP 覆盖从 10G 到 112G PAM4 的多代产品，选型时需重点核对以下维度：
| 选型维度 | 关注点 | 典型示例 |
|---|---|---|
| 速率与调制 | NRZ 或 PAM4，单通道速率 | 28G NRZ / 56G PAM4 / 112G PAM4 |
| 通道数 | 单通道或四通道（Quad） | 1×56G、4×112G |
| 均衡能力 | TX FFE 抽头数、RX CTLE/DFE 范围 | TX 5-tap FFE，RX 5-tap DFE |
| 接口类型 | PCS 侧接口与并行位宽 | 64-bit @ 1.0 GHz、32-bit @ 1.5 GHz |
| 适配与监控 | 眼图监视、BER 统计、告警 | Eye Monitor、PRBS 检测 |
| 功耗与工艺 | 每通道功耗、工艺节点 | ~200 mW/ch @ 7nm |
接口规范方面，需明确 PCS 侧并行接口的位宽、时钟频率与握手信号，以及高速侧差分对的阻抗、AC 耦合电容与参考时钟要求。例如某 56G PAM4 IP 要求参考时钟 156.25 MHz、抖动低于 0.5 ps RMS，差分对阻抗 100 Ω，AC 耦合电容 100 nF。配置时通常通过 APB 或 MDIO 接口访问寄存器，先复位、再加载均衡初值、启动 CDR 锁定，最后使能适配层并读取状态寄存器确认收敛。