📚 课程目录第4章静态时序分析（STA）基础

静态时序分析（STA）基础：建立时间、保持时间、时钟偏斜

静态时序分析，说白了就是检查你的芯片能不能跑在目标频率上。我刚开始做设计时总觉得这步可有可无，直到有一次流片回来芯片死活上不了高频……嗯，从那以后我再也不敢跳过STA了。

这一节，我们来聊聊STA中最核心的三个概念：建立时间、保持时间，还有时钟偏斜。搞懂了它们，你才算真正入了时序分析的门。

在聊建立时间和保持时间之前，得先搞清楚时钟信号本身并不完美。你想想看，时钟从PLL出来，经过时钟树，最后到达每个触发器，路径都不一样。

时钟周期 (Clock Period)：这是你设计的“心跳”，比如 10ns 代表你可以跑 100MHz。这是所有时序约束的基准。
时钟抖动 (Clock Jitter)：时钟边沿在时间轴上的随机偏差。说白了，就是时钟前后乱晃。我在项目中遇到过一颗 PLL，抖动大得离谱，导致时序老是跑不过，最后换了一颗才搞定。STA 里通常用一个固定的“时钟不确定性 (set_clock_uncertainty)”来模拟它。
时钟偏斜 (Clock Skew)：这是今天咱们的重点。同一个时钟源到达两个不同触发器的时延差。比如，时钟到FF1花了1ns，到FF2花了1.3ns，那偏斜就是0.3ns。

记住一个口诀： 抖动是“抖动”，偏斜是“偏差”。抖动是时间上的随机晃动，偏斜是物理位置的不均。两者都会吃掉你的时序裕量。

建立时间是指在时钟有效沿到来之前，数据输入必须稳定不变的最小时间。为什么要有这个要求？因为触发器的内部电路需要时间来“感知”并“锁存”这个数据。如果你在时钟沿快来了才把数据丢进去，触发器就可能读到一个不确定的值——也就是亚稳态。

建立时间的检查公式（我习惯这么记）：

数据到达时间 + 建立时间 ≤ 时钟到达时间 + 时钟周期

再简单点说：从启动沿（Launch Edge）发出的数据，必须在捕获沿（Capture Edge）到来之前，提前一个“建立时间”到达。

避坑指南： 我曾经遇到过一个case，所有路径的setup都过了，唯独一条路径的setup margin只有几个皮秒（ps）。我当时觉得有margin就行，没在意。结果流片回来，在高温低压下，这条路径就挂了。所以，我个人习惯留至少10%的周期裕量作为余量，尤其是跨时钟域的路径。

保持时间是指在时钟有效沿之后，数据输入必须稳定不变的最小时间。它的作用是确保时钟沿锁存完数据之后，不会因为组合逻辑的微小延迟而被新数据“冲掉”。

保持时间的检查公式：

数据保持时间 ≥ 时钟到达时间 + 保持时间约束

或者换个角度：数据变化的太快也不行。如果一条路径的延迟太短（比如逻辑太简单，或者DFF离得太近），数据可能在时钟沿到来之后立刻变化，从而导致保持时间违例。

一个有趣的对比：

检查项	解决方向	常见原因	个人经验
建立时间 (Setup)	数据信号走得太慢	组合逻辑太长、走线过长、负载过大	我一般在logical synthesis阶段就开始关注
保持时间 (Hold)	数据信号走得太快	路径延迟太小、时钟偏斜太大、DFF距离太近	hold问题常常在后端place后爆发

特别注意： 保持时间违例比建立时间违例更致命。为什么？因为建立时间可以通过降频（降低时钟周期）来临时补救，但保持时间违例是电路结构本身的问题，降频也没用！你必须改设计或者插入buffer来增加路径延迟。所以，我每次做STA，都会先看一眼hold的worst负slack。

在STA中，我们通常把路径分成几类。你看看下面这个SVG图就清楚了：

路径分四种：FF到FF（最典型）、Input到FF、FF到Output，以及Input到Output（组合逻辑直接输出）。我个人经验是，90%的时序问题都出在“FF到FF”这条路径上。

说到看报告，不同工具输出的格式略有不同，但核心字段都一样。我教你一招快速定位问题：

一个小技巧： 我习惯在工具里设置分群颜色。Setup slack在[-0.1, 0]之间的路标注为黄色，[-0.3, -0.1]标注为橙色，小于-0.3标注为红色。看一眼颜色分布，就知道这个设计还有没有救。

静态时序分析不是后端的专利。作为RTL设计者，你从一开始写代码时，心里就要有建立时间和保持时间的“一根弦”。我今天讲了几个概念，但最实用的，还是你自己动手跑一次STA，亲手复现一次违例。嗯，你会发现，原来工具报告里的每一行，背后都是一个物理世界的故事。