信号链概述：发射链路、接收链路、本振与时钟分配
相控阵系统的本质，是通过多通道的幅相控制实现波束赋形与扫描。然而，无论波束控制算法多么精妙，最终都要依赖一条物理信号通路来完成信号的产生、变换、放大与辐射。这条通路就是信号链。在相控阵中，信号链并非单一通道，而是由发射链路、接收链路、本振分配网络与时钟分配网络四条主线交织构成的复杂系统。理解这四条主线的功能边界与相互接口，是进行系统指标分解、器件选型和故障定位的基础。
4.1 发射链路：从基带到阵面的单向通路
发射链路承担的任务是将待发送的基带信号上变频至射频载波，经功率放大后送至各天线单元。在相控阵架构中，发射链路存在两种典型形态：集中式发射与分布式发射。集中式发射采用高功率放大器将信号放大到数十瓦甚至数百瓦级别，再通过馈电网络分配至各阵元；分布式发射则将每个阵元配备独立的小型收发组件（T/R组件），在组件内部完成移相、衰减和功率放大。
现代有源相控阵几乎全部采用分布式发射架构。其典型信号流程如下：
- 基带处理单元（如FPGA/DAC）产生中频或射频信号；
- 经上变频器搬移至工作频段；
- 通过功分网络将信号等幅同相地分配至每个T/R组件；
- T/R组件内部的移相器按波束指向码设置相位；
- 驱动放大器（Driver Amp）预放大后，末级功率放大器（PA）将信号放大至所需辐射功率；
- 经环形器或开关切换至天线阵元辐射。
发射链路的关键指标包括输出功率（P1dB/Psat）、功率附加效率（PAE）、谐波抑制以及幅相一致性。其中幅相一致性直接影响波束指向精度和副瓣电平，是相控阵特有的考核项。
工程提示：发射链路的增益预算需从后往前推算。先确定天线口所需的峰值功率，再减去PA增益、插损、移相器插损、功分网络插损，最后反推驱动级和上变频器所需的输出功率。任何一级的增益不足或饱和回退不当，都会导致整链非线性恶化。
4.2 接收链路：低噪声放大与动态范围管理
接收链路与发射链路方向相反，但约束条件截然不同。接收信号动态范围极大——近处强反射体回波可能达到0 dBm量级，而远距离微弱目标回波可能低至-120 dBm以下。因此接收链路的第一级器件必须是低噪声放大器（LNA），其噪声系数直接决定了系统灵敏度。
接收链路典型流程为：天线接收→限幅器（保护LNA免受大信号损伤）→LNA→移相器→衰减器→下变频→中频放大→ADC采样。在数字相控阵中，移相和衰减功能可部分转移到数字域完成，但射频前端的LNA和限幅器不可省略。
接收链路设计中，级联噪声系数与三阶交调截点（IIP3）是一对核心矛盾。LNA增益过高会压制后级噪声贡献，但过高的增益也会使强干扰信号在后级产生非线性失真。工程上通常采用增益可调LNA或插入可调衰减器来平衡灵敏度与抗阻塞能力。
| 参数 | 发射链路关注点 | 接收链路关注点 |
|---|---|---|
| 核心有源器件 | 功率放大器（PA） | 低噪声放大器（LNA） |
| 主要指标 | Psat、PAE、谐波 | NF、IIP3、增益平坦度 |
| 信号电平 | 大信号（0~+40 dBm） | 小信号（-120~-20 dBm） |
| 非线性危害 | 频谱再生、邻道干扰 | 互调产物掩盖弱信号 |
| 幅相一致性要求 | 影响波束指向与副瓣 | 影响波束指向与副瓣 |
4.3 本振分配：相参性的基石
相控阵系统要求所有收发通道共用一个本振源，以保证信号的相参性——即各通道间的相位关系稳定且可预测。如果各通道使用独立本振，其相位噪声和频率漂移将导致波束指向随机抖动，无法形成稳定波束。
本振分配网络的设计要点在于低相位噪声与多路隔离。典型架构为：单点频率源（如锁相环或DDS）→功分器树→各级缓冲放大器→各T/R组件内的混频器本振端口。分配网络中的每一级功分都会引入插损，因此需要插入增益模块补偿，但增益模块自身的噪声和相位噪声会叠加，需谨慎选择。
本振分配最易被忽视的问题是通道间相位漂移。电缆长度随温度变化、功分器一致性差异、缓冲放大器偏置点漂移都会导致各通道本振相位不一致。在相控阵校准中，通常需要对本振分配网络进行单独的相位校准，将其误差从通道总误差中分离出来。
常见误区：本振功率并非越大越好。过高的本振功率会驱动混频器进入饱和区，产生更多交调分量；而过低的本振功率则导致混频器变频损耗增大、噪声系数恶化。通常混频器本振驱动功率有明确推荐范围（如+7~+13 dBm），分配网络设计应以各混频器端口恰好满足推荐功率为目标，而非追求最大功率。
4.4 时钟分配：数字相控阵的同步脉搏
在数字相控阵中，ADC/DAC的采样时钟质量直接决定了数字波束形成的性能。时钟分配网络负责将高稳定度参考时钟（通常为10 MHz或100 MHz）分发至各通道的ADC/DAC、FPGA和数字下变频器。时钟分配的核心指标是抖动（Jitter）与偏斜（Skew）。
采样时钟抖动会转化为ADC的信噪比恶化。对于高频信号采样，时钟抖动对SNR的限制可由下式估算：
SNR_jitter = -20·log10(2·π·f_in·t_jitter)
其中：
f_in = 输入信号频率（Hz）
t_jitter = 时钟RMS抖动（秒）
例如，当输入信号频率为1 GHz、时钟RMS抖动为100 fs时，SNR上限约为64 dB。这一数值远低于高分辨率ADC的理想量化噪声限，因此低抖动时钟是高频数字相控阵的刚需。
时钟分配网络通常采用树形拓扑：恒温晶振（OCXO）或铷钟产生参考信号→时钟分配芯片（如HMC7044、LMK04828）产生多路低抖动时钟→经等长PCB走线或同轴电缆分发至各通道。为保证各通道采样时刻一致，需进行走线等长设计或数字延迟调整。
4.5 四条链路的协同与典型故障复盘
四条链路并非独立工作，而是通过T/R组件的收发切换开关共享天线阵元。发射时，开关接通PA输出；接收时，开关接通LNA输入。本振与时钟则持续运行，不随收发切换而通断。这种时分复用架构要求收发切换时间远小于脉冲重复周期，且切换瞬间不能产生尖峰干扰本振或时钟的相参性。
以下是一个实际工程中的故障复盘案例：某X波段相控阵在高温试验中出现波束指向偏移，偏移量随温度升高而增大。初步排查指向码、移相器均正常，最终定位为本振分配网络中的一段半刚性电缆。该电缆外导体为铝合金，其热膨胀系数导致电长度随温度变化，使各通道本振相位产生不一致偏移。更换为因瓦合金外导体电缆后，指向偏移量降低了80%。
复盘要点：相控阵信号链故障排查应遵循“先分配网络、后通道电路”的顺序。本振和时钟分配网络是全局性的，一旦异常会影响所有通道；而单个T/R组件故障仅影响局部。若出现全阵性能劣化，优先检查本振/时钟分配链路；若仅个别通道异常，再检查对应T/R组件。
四条链路在物理布局上也需统筹规划。发射链路的高功率信号可能通过空间辐射或电源耦合干扰接收链路；本振分配网络的电缆走线应远离数字时钟线，避免串扰。在系统级设计中，通常将射频链路、本振/时钟分配、数字控制分别布置在不同的屏蔽腔内，并在电源入口处设置多级滤波，以切断跨腔干扰路径。