第四章差分信号PCB布局基础：差分对布线原则、等长原则、间距控制、阻抗控制

好，咱们今天聊聊差分信号在PCB上到底该怎么摆、怎么走。说实话，很多工程师觉得差分对布线就是“两根线走一起，长度差不多就行”。嗯，这话对了一半。真正做高速信号采集时，差那么一丁点，眼图就糊了。

我个人习惯，在开始布局之前，先想清楚三个问题：信号频率多高？ 接收端灵敏度多少？ 板子层叠结构允许我做到多大线宽？ 这三个问题想明白了，后面的布线原则才有意义。

4.1 差分对布线基本原则

差分信号的核心优势是什么？抗共模干扰。但前提是——两根线必须“形影不离”。

我见过一个项目，工程师把差分对的两根线分开了0.5mm，结果串扰直接让信噪比掉了6dB。所以第一条原则：差分对内的两根线，从起点到终点，必须紧挨着走。

核心原则：

对称性：P和N两路走线完全对称，包括过孔数量、拐角方式
连续性：不要中途分开走，不要跨分割平面
一致性：参考平面必须连续，最好是GND平面

你想想看，如果一根线走了顶层，另一根走了底层，那它们的回流路径都不一样，共模抑制比直接报废。我在项目中遇到过这种情况，最后不得不飞线解决，教训深刻。

4.2 等长原则——不是“差不多”，是“必须精确”

等长原则，说白了就是让P和N两路信号同时到达接收端。为什么这么重要？因为差分信号是靠两路信号的差值来传递信息的。如果一路早到，一路晚到，接收端采到的差值就是错的。

那误差允许多少？我给大家一个经验公式：

等长误差 < 信号上升时间的 1/10 × 信号传播速度

举例：信号上升时间 100ps，PCB上信号传播速度约 6in/ns
等长误差 < (100ps / 10) × 6in/ns = 10ps × 6in/ns = 0.06in ≈ 1.5mm

也就是说，对于100ps上升沿的信号，两根线的长度差不能超过1.5mm。嗯，这个精度要求，手工布线基本做不到，必须靠EDA工具的等长绕线功能。

我的个人习惯：

布线完成后，我会在仿真软件里跑一下时域反射（TDR）分析。如果看到差分阻抗在接收端附近有突变，十有八九是等长没做好。我曾经有一次，等长误差只有0.8mm，但TDR曲线还是有个小台阶，后来发现是过孔引入的寄生电感没匹配。

绕线时要注意：绕线间距至少是线宽的3倍。否则绕线部分的耦合电容会改变局部阻抗，反而引入新的问题。

4.3 间距控制——不是越近越好

差分对的间距，包括两个层面：

对内间距（S）：P和N两根线之间的距离
对外间距（D）：这个差分对与相邻信号线之间的距离

对内间距决定了差分阻抗。举个例子，100Ω差分阻抗，在4层板、介质厚度0.2mm的情况下，线宽0.15mm，对内间距大概在0.15~0.2mm之间。具体值要用阻抗计算工具算，别凭感觉。

差分阻抗（Ω）	线宽（mm）	对内间距（mm）	参考平面距离（mm）
90	0.15	0.10	0.20
100	0.15	0.18	0.20
110	0.15	0.28	0.20

对外间距呢？我建议至少是对内间距的5倍。为什么？因为差分对之间的串扰是容性耦合和感性耦合共同作用的结果。间距太近，相邻差分对会互相干扰，严重时会产生共模噪声。

警告：

千万不要为了省空间而压缩对外间距。我曾经在一个8层板项目中，把对外间距从0.5mm压到0.3mm，结果串扰从-40dB恶化到-28dB，眼图高度直接掉了30%。最后不得不重新改板，浪费了两周时间。

4.4 阻抗控制——差分对的“灵魂”

差分阻抗控制，说白了就是让信号在传输过程中不反射。反射的原因是什么？阻抗不连续。阻抗不连续的地方，信号会反弹回来，叠加在原始信号上，造成振铃、过冲、下冲。

差分阻抗的计算公式（近似）：

Z_diff ≈ 2 × Z_single × (1 - 0.48 × e^(-0.96 × S/H))

其中：
Z_single：单端阻抗
S：对内间距
H：介质厚度

嗯，这个公式是近似值，实际设计时我建议用Polar SI9000或者HyperLynx做精确计算。我个人习惯，在布局前先把层叠结构和线宽线距定下来，然后跑一遍阻抗仿真，确认目标阻抗在±10%以内。

影响差分阻抗的因素有哪些？

线宽（W）：越宽，阻抗越低
铜厚（T）：越厚，阻抗越低
介质厚度（H）：越厚，阻抗越高
对内间距（S）：越大，阻抗越高
介电常数（Er）：越大，阻抗越低

这里有个坑：板材的介电常数会随频率变化。比如FR4在1MHz时Er约4.5，到了1GHz时可能降到4.0。如果你做的是高速信号（比如USB 3.0、PCIe Gen3），一定要用高频板材，或者至少用厂家提供的频率相关Er值。

避坑指南：

我曾经在一个项目中，用FR4做10Gbps的差分信号，阻抗仿真时用的Er=4.5，结果实际测试时阻抗只有85Ω（目标100Ω）。后来一查，厂家提供的Er在10GHz时只有3.8。从那以后，我每次做高速设计都会向板材供应商要频率相关的Er曲线。

4.5 实际布局中的常见问题

说了这么多原则，咱们看看实际中容易犯的错：

过孔不匹配：差分对的两个过孔，间距、孔径、焊盘大小必须一致。我见过有人为了走线方便，一个过孔用12mil，另一个用10mil，结果阻抗突变直接导致信号反射。
参考平面不连续：差分对下方必须是完整的GND平面。如果跨了分割线，回流路径会绕远，共模噪声剧增。
拐角太急：差分对拐角时，尽量用45度斜角或圆弧，不要用直角。直角拐角会引入寄生电容，导致局部阻抗下降。
焊盘区域处理不当：芯片焊盘通常比走线宽，这会造成阻抗突变。我建议在焊盘下方挖空参考平面（anti-pad），或者用渐变线过渡。

一个小技巧：

在差分对进入BGA焊盘区域时，我会把焊盘下方的参考平面挖掉一层，让阻抗回升到目标值。具体挖多大？一般比焊盘大0.1mm左右，具体要仿真验证。

4.6 总结一下

差分信号PCB布局，说白了就是三个字：对称、等长、控阻抗。对称保证共模抑制，等长保证时序正确，控阻抗保证信号质量。这三件事做好了，你的差分信号基本不会出大问题。

嗯，最后提醒一句：仿真不能省。我见过太多人觉得“经验够了，不用仿真”，结果板子回来一测，眼图惨不忍睹。花半天时间跑个仿真，能省你两周改板时间，这笔账怎么算都划算。

下一章咱们聊聊差分信号的终端匹配策略，包括RC匹配、AC耦合、共模扼流圈等，到时候见。