4、运放自身CMRR的限制：运放内部共模增益、频率特性
好，咱们接着聊。前面几章我们讲了外部电阻怎么影响CMRR，这一章我打算把目光拉回到运放本身。说白了，你外部搭得再好，运放自己底子不行，那也是白搭。
运放自身的CMRR，不是个固定值。它跟频率有关，跟内部电路结构也有关。我当年刚入行时，总觉得选个高CMRR的运放就万事大吉了。结果有一次做精密测量，低频时效果挺好，信号频率一上去，共模抑制就崩了。嗯，从那以后我才开始认真研究运放内部的CMRR限制。
4.1 运放内部共模增益的来源
理想运放只放大差模信号，对共模信号完全无视。但现实中的运放，内部差分输入级并不完美。两个输入管的特性不可能完全一致——阈值电压、跨导、输出电阻，总会有偏差。
这些偏差会导致一个结果：共模信号在输入级被部分转换成了差模信号。你想想看，本来共模信号应该被抑制掉，结果它偷偷混进了差模通路里，跟着有用信号一起被放大。这就是共模增益的由来。
核心公式：
CMRR = 20 × log₁₀( Adm / Acm )
其中 Adm 是差模增益，Acm 是共模增益。
运放自身的CMRR，本质上就是这两个增益的比值。
我个人习惯把共模增益拆成两部分来看：
- 直流共模增益——由输入级静态失配决定
- 交流共模增益——由寄生电容和频率特性决定
低频时，直流失配是主要矛盾。频率一高，交流分量就开始占主导了。
4.2 频率特性对CMRR的影响
运放的CMRR不是一条平直的线。它随频率升高而下降，而且下降的速度有规律可循。
为什么会这样？
因为运放内部有寄生电容。差分输入级的两个输入端，对地的寄生电容不可能完全相等。哪怕只差0.1pF，在高频时也会造成明显的共模到差模转换。
我记得有一次调试一个20kHz的传感器信号，用了某款号称120dB CMRR的运放。低频测试一切正常，信号一上10kHz，共模抑制就掉到了80dB。查了半天，发现是运放输入端的寄生电容不对称导致的。
| 频率范围 | CMRR典型值 | 主要限制因素 |
|---|---|---|
| DC ~ 100Hz | 100 ~ 120 dB | 输入管静态失配 |
| 100Hz ~ 1kHz | 90 ~ 110 dB | 1/f噪声 + 温度漂移 |
| 1kHz ~ 10kHz | 70 ~ 90 dB | 寄生电容不对称 |
| 10kHz ~ 100kHz | 50 ~ 70 dB | 运放带宽限制 |
| > 100kHz | < 50 dB | 摆率 + 相位裕度 |
你看这个表，频率每上升一个数量级，CMRR大概掉20dB。这是运放内部极点决定的，基本逃不掉。
4.3 运放内部结构的影响
不同结构的运放，CMRR的频率特性也不一样。
- 双极型运放：输入偏置电流大，但匹配性好。低频CMRR可以做得非常高。缺点是输入阻抗低，高频时寄生效应明显。
- JFET运放：输入阻抗极高，高频特性好。但JFET管的匹配性不如双极型，低频CMRR反而可能差一些。
- CMOS运放：功耗低，适合集成。但CMOS管的1/f噪声大，低频CMRR受噪声限制明显。
我个人的经验是：做精密低频测量，优先选双极型。做高频信号调理，JFET或CMOS更合适。没有绝对的谁好谁坏，看应用场景。
一个小技巧：
选运放时，别只看datasheet上那个DC CMRR值。一定要看CMRR vs Frequency曲线。有些运放DC指标很漂亮，1kHz就开始掉。有些运放虽然DC指标一般，但能平到10kHz以上。
我一般会选在目标频率处CMRR还有80dB以上的运放，留够余量。
4.4 共模增益的非线性
还有一个容易被忽略的点：共模增益不是线性的。
当共模输入电压变化时，运放内部的工作点会漂移。输入管的跨导、输出电阻都会跟着变。这就导致共模增益本身也在变。
你想想看，如果共模增益是变化的，那CMRR就不是一个固定值了。它跟共模电压的幅度和变化范围都有关系。
我曾经遇到过一个问题：一个仪表放大器电路，静态时测CMRR有100dB。但实际工作时，共模电压在±5V范围内摆动，CMRR就降到了85dB。查了半天，发现是运放内部的共模输入范围限制导致的。
注意：
运放的共模输入范围（Input Common-Mode Voltage Range）和CMRR是两回事，但相互影响。
当共模电压接近电源轨时，输入级会进入非线性区，CMRR会急剧恶化。
设计时一定要留够裕量，别让共模电压跑到运放的输入范围边缘。
4.5 如何应对运放自身的CMRR限制
知道了问题在哪，咱们就得想办法解决。我总结了几个实用方法：
- 选对运放类型——根据工作频率选，别只看DC指标
- 降频使用——如果信号频率不高，可以在运放输出端加低通滤波，把高频共模干扰滤掉
- 使用自稳零运放——这类运放内部有自动校准机制，低频CMRR可以做到140dB以上
- 多级级联——一级运放CMRR不够，就用两级。第一级做初步共模抑制，第二级做精细调整
- 注意PCB布局——运放输入端的寄生电容不对称，很多时候是PCB布局造成的。两个输入走线要等长、等宽、对称
嗯，说到PCB布局，我再多嘴一句。我曾经见过一个设计，运放两个输入端的走线长度差了2cm，结果高频CMRR直接掉了30dB。改完布局后，问题就解决了。有时候不是运放不行，是你没用好它。
4.6 实测验证
理论说再多，不如实际测一测。
我建议你在设计完成后，一定要做CMRR的频率扫描测试。方法很简单：
- 输入端加共模信号（两个输入端短接，加同一个信号）
- 改变信号频率
- 测量输出端的差模分量
- 计算CMRR = 20 × log₁₀( Adm / Vout × Vcm )
这个测试能真实反映你的电路在实际工作频率下的共模抑制能力。别只看datasheet，那是在理想条件下测的。你的PCB、电源、布局都会影响最终结果。
好了，这一章就讲到这里。运放自身的CMRR限制，说白了就是内部不完美和频率特性的共同作用。下一章我们聊聊外部电路怎么配合运放，把CMRR再往上提一档。