2、高速信号基础：信号完整性(SI)与EMC的关系、传输线理论、反射与振铃、串扰机理
各位同学好，我是你们的仿真工程师。今天咱们聊聊高速信号的基础。说实话，很多工程师做了好几年PCB，对SI和EMC的关系还是模模糊糊的。我当年也一样，总觉得这是两个部门的事——SI是信号质量，EMC是辐射骚扰，各管各的。直到有一次项目整改，我才发现它们根本就是一枚硬币的两面。
2.1 信号完整性(SI)与EMC的关系
先问大家一个问题：一个信号质量很差的数字信号，它的EMC表现会好吗？
答案很明确——不会。我个人的经验是，SI问题往往是EMC问题的根源。你想想看，信号过冲、振铃、台阶，这些波形畸变本质上就是高频能量的异常释放。这些多余的能量去哪了？一部分反射回驱动端，一部分串扰到邻近走线，还有一部分就通过空间辐射出去了。
核心观点：好的SI设计，是EMC设计的第一步。SI做不好，EMC基本没救。
我在项目中遇到过这样一个案例：一块DDR3的板子，辐射测试在某个频点超标了8dB。团队花了两周加屏蔽、调滤波，效果都不理想。后来我用示波器看了下时钟线的波形，发现过冲接近1V，振铃持续了3个周期。把端接电阻调好后，辐射直接降了6dB。你看，SI问题解决了，EMC问题也跟着好了大半。
所以，咱们做EMC仿真，不能只盯着辐射场。你得先看信号质量。信号干净了，辐射自然就小了。反过来，EMC问题也常常是SI问题的报警信号。
2.2 传输线理论
说到高速信号，就绕不开传输线理论。很多初学者觉得这东西太抽象，什么特性阻抗、反射系数，听着就头大。我刚开始学的时候也这样，直到我把传输线想象成一根水管。
你往水管里注水，如果水管粗细均匀，水流就很平稳。如果水管突然变细了，水就会往回涌——这就是反射。如果水管有接头、弯头，水流就会产生波动——这就是振铃。传输线也是一样的道理。
传输线的核心参数是特性阻抗Z₀。它取决于走线的宽度、厚度、到参考层的距离，以及介质的介电常数。公式是这样的：
微带线：Z₀ ≈ 87 / √(εr+1.41) * ln(5.98h / (0.8w+t))
带状线：Z₀ ≈ 60 / √εr * ln(4h / (0.67πw(0.8+t/w)))嗯，公式看着复杂，但实际工作中我们很少手算。用仿真工具或者在线计算器就行。但你要理解一个关键点：特性阻抗是传输线的固有属性，和信号频率无关。只要走线结构不变，Z₀就是固定的。
个人技巧：我习惯在PCB设计初期，先用层叠结构计算好各层的目标阻抗。比如4层板，我通常把外层设50Ω，内层设50Ω或100Ω差分。这样后面布线时心里有数，不会出现阻抗失控的情况。
2.3 反射与振铃
反射是怎么产生的？说白了就是阻抗不连续。信号在传输线上跑，遇到阻抗变化的地方，一部分能量继续前进，一部分就反射回来了。
反射系数Γ的计算很简单：
Γ = (Z_load - Z₀) / (Z_load + Z₀)如果负载阻抗等于特性阻抗，Γ=0，没有反射。如果负载开路（Z_load=∞），Γ=1，全反射。如果负载短路（Z_load=0），Γ=-1，也是全反射，但极性相反。
振铃呢？就是反射信号来回弹跳造成的。我见过最夸张的一次，一个时钟信号的振铃持续了将近10ns，波形看起来像快衰减的正弦波。后来查出来是驱动端输出阻抗太低，和50Ω传输线不匹配，加上接收端输入电容偏大，形成了LC谐振。
避坑指南：我曾经犯过一个错误——以为只要源端和终端匹配好了，中间走线随便拉。结果有一根走线跨了分割的参考平面，阻抗突变，反射照样严重。记住：整个传输路径上的阻抗都要连续，包括过孔、拐角、换层点。
解决反射和振铃，常用的方法有：
- 源端串联匹配：在驱动端串一个电阻，使输出阻抗等于Z₀。适合点对点拓扑。
- 终端并联匹配：在接收端对地或对电源接电阻。适合总线结构。
- AC端接：串联电容再接电阻，只匹配交流信号，不消耗直流功耗。
- 戴维南端接：两个电阻分别拉到电源和地，等效阻抗等于Z₀。适合DDR等双向信号。
每种方法各有优劣。我个人习惯是：时钟和单端高速信号用源端串联，DDR数据线用戴维南端接，差分信号用并联100Ω。
2.4 串扰机理
串扰，就是一根走线上的信号干扰了旁边的走线。它分为两种：
- 容性串扰：通过寄生电容耦合。频率越高，容抗越小，串扰越大。
- 感性串扰：通过互感耦合。电流变化越快，感应电压越大。
你想想看，两条平行走线之间，既有寄生电容，又有互感。所以串扰是容性和感性的叠加。在微带线中，感性串扰通常占主导。在带状线中，两者相当。
串扰的大小可以用近端串扰和远端串扰来评估。近端串扰是干扰信号往回走的方向，远端串扰是跟着信号往前走的方向。对于微带线，远端串扰比近端串扰小，但波形更尖锐。
经验数据：我一般要求3W规则——走线间距至少是线宽的3倍，这样串扰能控制在5%以下。如果空间允许，5W更好。对于时钟等敏感信号，我还会在两侧加地线隔离。
影响串扰的因素有哪些？
| 因素 | 影响趋势 | 说明 |
|---|---|---|
| 间距 | 间距越大，串扰越小 | 呈指数关系，3W后改善不明显 |
| 平行长度 | 长度越长，串扰越大 | 近端串扰会饱和，远端串扰线性增长 |
| 信号频率 | 频率越高，串扰越大 | 上升时间越短，串扰越严重 |
| 参考层 | 有完整参考层时串扰更小 | 带状线比微带线串扰小 |
| 介质厚度 | 介质越薄，串扰越大 | 因为场耦合更强 |
我在项目中遇到过最头疼的串扰问题，是DDR3的数据线和地址线之间的串扰。数据线翻转频繁，地址线对时序要求高。结果地址线上的串扰导致读操作偶尔出错。后来我把数据线和地址线分层走，中间用地层隔离，问题就解决了。
嗯，这里要注意：串扰不只是影响信号质量，它还会产生共模电流，导致EMC问题。串扰耦合到I/O线或电缆上，就成了天线，辐射出去。所以控制串扰，既是SI的要求，也是EMC的要求。
2.5 小结
这一章的内容比较多，但都是基础中的基础。我建议大家记住几个关键点：
- SI和EMC是统一的，好的SI设计是EMC的基石。
- 传输线的核心是特性阻抗，阻抗连续是信号完整性的前提。
- 反射和振铃源于阻抗不连续，端接是主要的解决手段。
- 串扰是容性和感性的叠加，3W规则和分层布线是常用的控制方法。
下一章我们会讲高速信号的仿真建模，包括IBIS模型的使用和S参数的提取。到时候我会用实际案例演示，怎么在仿真中复现今天讲的这些现象。咱们下节课见。