1、信号完整性基础：什么是信号完整性？为什么重要？常见SI问题
大家好，我是你们的SI讲师。今天咱们聊聊最基础的问题——信号完整性到底是什么？
说白了，信号完整性就是保证信号从驱动端到接收端，波形不走样、时序不跑偏。你想想看，一个方波从芯片A传到芯片B，到了B那里变成了圆角、毛刺、甚至逻辑跳变都错了，那这电路还能正常工作吗？
我刚开始做硬件那会儿，总觉得只要原理图连对了，板子就能跑。结果有一次调试一块高速板，示波器一测，眼图全闭了。嗯，从那以后我才真正意识到——信号完整性不是玄学，是硬功夫。
1.1 为什么信号完整性如此重要？
现在的芯片速率越来越快，DDR5都跑到6400MT/s了，SerDes动不动就25Gbps以上。信号上升沿越来越陡，哪怕走线差个几毫米，反射和时序偏差就可能让系统崩溃。
我总结了几点，你看看是不是这个理：
- 功能正确性：信号完整性问题直接导致逻辑误判，系统死机、数据出错。
- EMC合规：很多SI问题本身就是EMI源，过不了认证测试。
- 成本控制：前期仿真和设计优化，比后期改板、加屏蔽罩便宜得多。
- 可靠性：温度、电压波动下，SI裕量不足的板子最容易出故障。
核心观点：信号完整性不是锦上添花，而是高速设计的必要条件。没有SI裕量的产品，量产就是噩梦。
1.2 常见SI问题——反射
反射是SI里最基础、也最常见的问题。为什么会反射？因为阻抗不连续。
信号在传输线上跑，就像水在管道里流。管道粗细变了，水就会反弹。同样，走线阻抗从50Ω突然变成80Ω，一部分能量就反射回来了。
反射的后果是什么？过冲、下冲、振铃。严重的时候，信号电平越过接收端的阈值，逻辑就翻错了。
我遇到过的一个案例：一块FPGA板，DDR3数据线眼图测试总是不过。查了半天，发现是走线换层时过孔阻抗没控制好。后来在过孔周围加了回流地过孔，问题就解决了。你看，有时候就是一个小细节。
避坑指南：我曾经在多层板设计中忽略过T型分支的阻抗匹配，结果导致信号反射严重。后来我养成了一个习惯——所有分支走线长度控制在上升沿长度的1/10以内，否则必须做端接。
1.3 常见SI问题——串扰
串扰就是一根线上的信号，干扰了旁边的线。原理很简单：电场耦合（容性串扰）和磁场耦合（感性串扰）。
串扰分两种：
- 近端串扰（NEXT）：干扰源近端的串扰，幅度大，影响自身。
- 远端串扰（FEXT）：干扰源远端的串扰，幅度小，但影响接收端。
串扰跟什么有关？间距、耦合长度、信号上升时间、介质材料。你想想看，两根线挨得越近，耦合越强，串扰越大。
| 因素 | 影响趋势 | 说明 |
|---|---|---|
| 线间距 | 间距越大，串扰越小 | 通常遵循3W原则（间距≥3倍线宽） |
| 耦合长度 | 长度越长，串扰越大 | 平行走线超过临界长度时串扰饱和 |
| 上升时间 | 上升沿越陡，串扰越大 | 高速信号更敏感 |
| 介质介电常数 | 介电常数越高，串扰越大 | FR4比低损耗材料串扰更严重 |
注意：串扰不是只发生在相邻层。我曾经遇到过跨层串扰的问题——表层走线和内层走线虽然隔了一层介质，但因为参考平面不连续，串扰照样严重。所以，设计时一定要保证完整的参考平面。
1.4 常见SI问题——时序
时序问题说白了就是信号到达的时间不对。建立时间、保持时间不满足，触发器就采到错误数据。
时序裕量 = 时钟周期 - 数据路径延迟 - 时钟偏斜 - 抖动。这个公式你肯定见过，但实际调试时，每个分量都可能出问题。
我举个例子：DDR3的写操作，DQS和DQ之间的时序关系非常严格。如果走线长度不匹配，或者PCB制造误差导致延迟偏差，系统就可能跑不到标称频率。
我的经验：做时序分析时，别只看仿真值。实际PCB的介电常数有公差，走线宽度也有误差。我一般会留20%的时序裕量，否则量产时温度一变化，问题就暴露了。
1.5 常见SI问题——EMI
EMI（电磁干扰）和SI是孪生兄弟。SI问题往往就是EMI的源头。信号反射产生的高频振铃、串扰耦合的噪声、不完整参考平面导致的共模辐射——这些都是EMI的元凶。
你想想看，一个过冲达到1V的时钟信号，它的谐波分量有多丰富？这些谐波就是辐射源。
EMI的解决思路：
- 源头抑制：控制信号上升时间，减少高频分量。
- 路径优化：保证阻抗连续，减少反射和振铃。
- 屏蔽与滤波：加屏蔽罩、共模扼流圈、去耦电容。
小技巧：我曾经用近场探头扫描一块板子，发现某个区域辐射特别强。顺着信号路径查下去，发现是一段未匹配的走线产生了驻波。加了个串联端接电阻，辐射降了15dB。你看，SI和EMI其实是一回事。
1.6 知识体系总览
下面这张图，我把信号完整性的核心问题串起来了。你一看就明白它们之间的关系。
这张图把反射、串扰、时序、EMI串起来了。你注意看底部的说明框——这四个问题不是孤立的。反射会产生高频振铃，振铃就是EMI源；串扰会引入噪声，噪声会恶化时序裕量。所以，做SI设计时，一定要系统性地看问题。
好了，这一章的内容就到这里。信号完整性不是什么高深莫测的东西，它就是保证信号在传输过程中不走样。后面的章节，我会带大家用仪器一步步定位这些问题。咱们下次见。