4. 电源完整性：电源分配网络(PDN)、目标阻抗、去耦电容的选择与布局
电源完整性，简称PI。很多工程师觉得它不如信号完整性那么“刺激”。
但我告诉你，高速系统里一半以上的“诡异”问题，根源都在电源上。信号眼图闭合了，查了半天走线没问题，结果发现是电源纹波太大。这种事我遇到过不止一次。
4.1 电源分配网络（PDN）——芯片的“血管系统”
PDN就是给芯片供电的整个通路。从电源模块开始，经过PCB走线、过孔、平面层，最后到芯片焊盘。
你想想看，芯片内部在纳秒级切换电流。如果PDN不能及时响应，电压就会掉下去。逻辑就出错。
PDN的核心矛盾：芯片需要的是恒定电压，但实际负载是瞬态大电流。PDN的任务就是在这两者之间搭桥。
我习惯把PDN看成是一个多级滤波器。每一级负责不同频段的噪声抑制。低频靠VRM，中频靠大电容，高频靠小电容，超高频靠芯片本身的封装电容。
4.2 目标阻抗——设计PDN的“标尺”
什么叫目标阻抗？说白了，就是PDN在整个工作频段内，阻抗不能超过某个值。
公式很简单：Z_target = V_ripple / I_transient
举个例子。芯片电压1.8V，允许5%的纹波，那就是90mV。瞬态电流变化3A。那么目标阻抗就是90mV / 3A = 30mΩ。
我的经验：目标阻抗计算时，I_transient别只看平均电流。要看最恶劣情况下的电流跳变。我曾经有个项目，按平均电流算的阻抗，结果芯片在满载切轻载时电压过冲，直接复位。后来把I_transient翻了一倍才搞定。
目标阻抗的频段范围怎么定？一般从DC到芯片开关频率的5倍。比如DDR4跑1600MHz，PDN就要看到8GHz。
| 芯片类型 | 电压 (V) | 纹波要求 | 瞬态电流 (A) | 目标阻抗 (mΩ) |
|---|---|---|---|---|
| FPGA 内核 | 0.85 | ±3% | 10 | 2.55 |
| DDR4 VDDQ | 1.2 | ±5% | 2 | 30 |
| SerDes 1.0V | 1.0 | ±2% | 1 | 20 |
| 普通逻辑 3.3V | 3.3 | ±5% | 0.5 | 330 |
看到没？FPGA内核的目标阻抗只有2.55mΩ。这个值非常低。你想想看，一个过孔就有几毫欧，不加大量电容根本做不到。
4.3 去耦电容的选择——不是越多越好
很多工程师喜欢“堆电容”。0402的0.1μF，铺满板子。其实这是误区。
电容不是理想器件。它有等效串联电阻（ESR）和等效串联电感（ESL）。
注意：电容的自谐振频率（SRF）决定了它的有效工作频段。超过SRF，电容就变成感性了。不仅不去耦，反而引入噪声。
SRF公式：f_SRF = 1 / (2π √(L_ESL × C))
我列个常见电容的SRF对比：
| 容值 | 封装 | 典型ESL (nH) | SRF (MHz) | 适用频段 |
|---|---|---|---|---|
| 100μF | 1210 | 2.0 | 0.36 | 低频 |
| 10μF | 0805 | 1.0 | 1.59 | 中低频 |
| 1μF | 0603 | 0.7 | 6.02 | 中频 |
| 0.1μF | 0402 | 0.5 | 22.5 | 中高频 |
| 0.01μF | 0201 | 0.3 | 91.9 | 高频 |
选电容的原则：
- 低频段（<1MHz）：用大容值钽电容或铝电解。ESR高反而能抑制谐振。
- 中频段（1~100MHz）：用MLCC。容值从10μF到0.1μF递减。
- 高频段（>100MHz）：用小容值MLCC（0.01μF以下）或直接靠芯片封装电容。
避坑指南：我曾经在一个10Gbps SerDes项目里，用了大量0.1μF电容。仿真看阻抗曲线，在50MHz附近有个大尖峰。查了半天，发现是0.1μF电容的自谐振频率都在20~30MHz，并联太多导致反谐振。后来换成0.1μF + 0.01μF + 100pF的组合，尖峰压下去了。
4.4 去耦电容的布局——位置决定一切
电容选对了，放错位置也白搭。
为什么？因为PCB走线和过孔会引入额外的电感。电容离芯片越远，回路电感越大，高频去耦效果越差。
布局的几个铁律：
- 高频电容必须紧贴芯片焊盘。距离不超过50mil。我习惯放在芯片背面，直接通过过孔打到电源焊盘下方。
- 电容的电源和地过孔要靠近。回路面积越小，电感越低。最好每个电容配一对过孔。
- 不同容值的电容交错放置。避免同容值电容扎堆，减少反谐振。
- 大电容可以放远一点。它们负责中低频，对寄生电感不敏感。
我的习惯：布局时先放高频小电容。用“花瓣式”布局，围绕芯片焊盘均匀分布。每个电容的电源过孔直接打在焊盘上，地过孔打在最近的接地过孔旁边。这样回路电感可以控制在0.5nH以内。
嗯，这里要注意。电容的安装电感不只是电容本身的ESL。过孔、走线、焊盘都会贡献。一个8mil过孔大约贡献0.5nH。如果电容到焊盘走线长了200mil，又加0.5nH。加起来就1nH了。高频段根本没法用。
我总结了一个布局检查清单：
| 检查项 | 要求 | 常见问题 |
|---|---|---|
| 高频电容到焊盘距离 | < 50mil | 放得太远，回路电感大 |
| 电源/地过孔间距 | < 30mil | 过孔距离远，回路面积大 |
| 电容并联数量 | 3~5个同值 | 太多同值电容引发反谐振 |
| 大电容位置 | 芯片周边1~2cm | 离芯片太远，中频阻抗高 |
| 电源平面完整性 | 无分割、无窄通道 | 平面被切断，电流绕路 |
最后说一句。PDN设计不是玄学。目标阻抗是标尺，电容是工具，布局是手艺。三者缺一不可。
你做完布局后，一定要跑PDN阻抗仿真。看看整个频段是否都在目标阻抗以下。如果有尖峰，就调整电容值和位置。直到曲线平了为止。
嗯，这就是电源完整性的核心。下次你遇到芯片工作不稳定，先别急着怀疑信号。看看电源，八成是PDN没做好。