原理图审查要点：电源网络拓扑、去耦电容与信号完整性
原理图审查，说白了就是给电路设计做一次全面体检。我做了十几年硬件，见过太多板子因为原理图上的小疏忽，导致改版三次才跑起来。今天咱们就聚焦三个最关键的审查点：电源网络拓扑、去耦电容布局与容值选择，还有信号完整性初步评估。
嗯，这三个点其实是连在一起的。电源没搞好，信号完整性肯定出问题。咱们一个一个来拆解。
电源网络拓扑检查
电源网络拓扑，我习惯叫它“电力的高速公路网”。你想想看，如果主干道只有两车道，但所有车都挤上去，不堵才怪。
审查时我一般按这个顺序来：
- 电源路径是否清晰：从电源输入到每个负载，路径上不能有“断头路”。
- 电源分割是否合理：多层板中，不同电压的电源层分割要明确，避免跨分割走线。
- 电流回路是否完整：大电流路径的铜皮宽度够不够？我记得有一次，一个12V/5A的电源，客户用了0.5mm的走线，结果一上电铜皮直接烧断了。
- 电源树结构是否最优：建议用电源树图把每个电压域的来源、去向、电流需求画清楚。
电源树审查清单
- 每个电源轨的输入电压范围是否满足芯片要求？
- 电源转换效率是否在合理区间（一般DC-DC > 85%，LDO看压差）？
- 电源纹波指标是否满足负载芯片的PSRR要求？
- 热设计是否考虑？大电流路径的铜皮宽度和过孔数量够不够？
我给大家画了一张电源网络拓扑的审查流程图，方便你们对照检查：
我的经验：审查电源网络时，我习惯先看电源树图。如果原理图里没有电源树，我会要求设计者先画出来。没有电源树的原理图，就像没有地图的导航，你根本不知道电源走到哪一步会出问题。
去耦电容布局与容值选择
去耦电容，很多人觉得不就是放几个电容嘛。其实这里面的门道很深。我见过一个项目，工程师在芯片旁边放了10个0.1μF的电容，结果高频噪声一点没压住。为什么？因为电容的谐振频率没对上。
去耦电容的核心逻辑就一句话：在目标频率下提供低阻抗路径。
容值选择上，我一般遵循“十倍频程”原则：
| 电容容值 | 典型谐振频率 | 适用场景 | 布局距离要求 |
|---|---|---|---|
| 10μF ~ 100μF | 1MHz ~ 10MHz | 电源输入、大电流负载 | < 2cm |
| 0.1μF ~ 1μF | 10MHz ~ 100MHz | 芯片电源引脚、中等频率去耦 | < 1cm |
| 0.01μF ~ 0.1μF | 100MHz ~ 500MHz | 高速数字芯片、RF电路 | < 5mm |
| 1pF ~ 100pF | > 500MHz | 超高频去耦、IC内部去耦补充 | 紧贴引脚 |
布局上，我总结了三个“黄金法则”：
- 就近原则：电容离芯片电源引脚越近越好。我曾经用仿真验证过，距离从5mm增加到10mm，去耦效果下降30%以上。
- 回路最小化：电容的接地端要直接打过孔到地平面，不要绕路。你想想看，多绕1cm的走线，寄生电感就多了约10nH，高频下这个电感会让电容失效。
- 多值并联：不同容值的电容并联，可以覆盖更宽的频率范围。我习惯用10μF + 0.1μF + 0.01μF的组合，基本能覆盖1MHz到500MHz。
注意：不要盲目堆电容！我曾经见过一块板子，一个芯片旁边放了20个电容，结果因为电容之间的反谐振效应，某些频率下的阻抗反而更高了。去耦电容不是越多越好，关键是选对容值、放对位置。
信号完整性初步评估
信号完整性，说白了就是保证信号从发送端到接收端，波形不变形、时序不跑偏。原理图阶段能做哪些评估？我一般看三个维度：
1. 阻抗匹配检查
高速信号线（比如DDR、PCIe、USB）必须做阻抗匹配。原理图里要确认：
- 串阻/端接电阻的阻值是否正确？
- 差分对的等长约束有没有标注？
- 阻抗控制层的叠层结构是否明确？
举个例子，DDR3的数据线，我一般会在发送端串一个22Ω的电阻。为什么是22Ω？因为芯片输出阻抗大约30Ω，加上22Ω串阻，总阻抗约52Ω，接近传输线的50Ω特性阻抗。这样反射就小了。
2. 时序裕量估算
原理图阶段虽然不能做精确的时序仿真，但可以估算：
- 时钟到数据引脚的长度差是否在允许范围内？
- 芯片手册里的建立时间/保持时间要求是否满足？
- 有没有预留可调延迟的RC网络？
时序估算公式（以DDR为例）：
时序裕量 = 时钟周期 - (Tco + Tflight + Tsetup)
其中：
Tco = 芯片内部时钟到数据输出延迟
Tflight = 信号在PCB上的飞行时间（约6ps/mm）
Tsetup = 接收芯片的建立时间要求如果时序裕量小于0，说明这个设计有风险，需要调整走线长度或换更快的芯片。
3. 串扰与回流路径
这个在原理图阶段容易被忽略，但我建议提前标注：
- 高速信号线之间要保持3W原则（线间距≥3倍线宽）
- 敏感信号（如时钟、复位）要远离大电流开关信号
- 每个高速信号都要有明确的地回流路径
我的习惯：原理图审查时，我会在每一页的空白处标注“信号完整性关注点”。比如在DDR部分写“注意等长约束±50mil”，在USB部分写“差分阻抗90Ω±10%”。这样Layout工程师拿到原理图时，一眼就知道哪些信号需要特殊处理。
嗯，电源网络、去耦电容、信号完整性，这三个点其实是环环相扣的。电源没做好，去耦电容再努力也白搭；去耦电容没放对，信号完整性肯定出问题。审查时一定要把它们放在一起看，而不是孤立地检查每一项。
我记得有一次评审一个FPGA板卡，电源树看起来没问题，去耦电容也放了不少。但仔细一看，FPGA核心电压的电源路径上串了一个0Ω电阻，而这个电阻的额定电流只有1A，FPGA核心电流需要3A。结果一上电，电阻直接烧了，还把PCB烧了个洞。所以啊，细节决定成败，原理图审查一定要细到每个元件的参数。