PDN基础理论：电源分配网络的核心知识

做PI测试这些年，我越来越觉得PDN就像电路板的血管系统。你想想看，芯片要正常工作，供电必须稳定。但现实是，电流从电源到芯片要经过一堆路径——VRM、电容、PCB走线、过孔、封装、焊球……每个环节都有阻抗，都会产生压降和噪声。

说白了，PDN就是给芯片送电的整个通路。它的好坏，直接决定了你的板子能不能稳定工作。

电源分配网络（PDN）的构成

PDN从源头到负载，大致分这么几段：

• VRM（电压调节模块）——把输入电压转换成芯片需要的电压。低频时它表现不错，但高频响应慢。
• 去耦电容网络——包括大电解、陶瓷电容、甚至PCB内层的嵌入式电容。它们负责在芯片瞬态抽电流时快速补充。
• PCB走线和平面——电源层和地层形成的平面电容，以及连接它们的过孔、走线。高频电流喜欢走平面，而不是窄走线。
• 封装和焊球——芯片内部的供电网络，包括键合线、RDL、C4 bump。这部分阻抗往往被忽略，但高频时影响很大。
• 芯片内部PDN——die上的电源网格，直接给晶体管供电。

我在一个FPGA项目里遇到过，明明外挂了一大堆电容，但芯片还是掉电复位。后来一测，发现封装内部的PDN阻抗在几百MHz处有个尖峰，外部的电容根本够不着那个频率。嗯，这就是典型的“远水救不了近火”。

目标阻抗（Target Impedance）概念

目标阻抗这个概念，最早是Intel在90年代提出的。它的核心思想很简单：

在整个工作频率范围内，PDN的输入阻抗要低于某个值。

这个值怎么算？公式是：

Z_target = (VDD × Ripple%) / I_transient

举个例子：

• VDD = 1.0V
• 允许纹波 = 3%（即30mV）
• 瞬态电流变化 = 5A
• Z_target = 30mV / 5A = 6mΩ

也就是说，从芯片焊盘看进去的PDN阻抗，在所有频率下都不能超过6mΩ。

你可能会问：为什么非要看阻抗？因为阻抗直接决定了电压波动。欧姆定律嘛，V = I × Z。电流变化时，阻抗越大，电压波动越大。

PDN阻抗的频率特性

PDN阻抗不是一条平直线。它随频率变化，而且变化很大。

低频段（DC~几kHz）：VRM主导，阻抗低，但响应慢。

中频段（几kHz~几MHz）：大电解电容起作用，阻抗开始下降。

高频段（几MHz~几百MHz）：陶瓷电容和PCB平面电容主导，阻抗进一步降低。

超高频段（几百MHz以上）：封装和die上的PDN决定，阻抗可能反弹。

我画了一张PDN阻抗频率特性的示意图，你看一下：

从这张图你能看到，PDN阻抗在某个频率点会达到最低（谐振点），然后随着频率升高，寄生电感开始主导，阻抗反而上升。这就是为什么高频去耦那么难——你堆再多电容，如果电感没压住，高频阻抗照样超标。

PDN设计的基本流程

PDN设计不是拍脑袋堆电容。我总结了一套流程，这些年一直在用：

1. 确定目标阻抗——根据芯片的电压、电流、纹波要求，算出Z_target。
2. 建立PDN模型——提取VRM、电容、PCB、封装各段的寄生参数。可以用仿真工具，也可以手算估算。
3. 初步设计去耦方案——按频率分段选择电容：低频用大电解，中频用MLCC，高频用小封装陶瓷电容。
4. 仿真验证——用SPICE或专用PDN仿真工具跑阻抗曲线，看是否低于目标阻抗。
5. 优化调整——如果某个频段超标，调整电容数量、容值、摆放位置。注意电容的ESL和安装电感。
6. 实际测试——用VNA测PDN阻抗，对比仿真结果。我习惯在板子打样回来后第一时间测PDN。
7. 迭代改进——根据测试结果修正模型，优化下一版设计。

这个流程看起来简单，但每一步都有坑。比如电容的ESL，数据手册上写的是0.5nH，但焊到板子上加上过孔和走线，实际电感可能到2nH。你想想看，差了4倍，谐振频率直接偏移一倍。

我习惯在设计初期就把PDN阻抗目标写进设计约束里。这样Layout工程师布线时就会注意电源平面的完整性，不会随便切地、乱打过孔。等板子回来了再测，发现问题再改，那成本就高了。

好了，PDN的基础理论就讲到这里。这些概念是后面所有测试方法的基础——你只有理解了PDN的构成和阻抗特性，才知道测什么、怎么测、测出来的数据意味着什么。