3. 时钟与复位：时钟信号完整性检查、PLL锁定问题、复位信号毛刺排查、晶振起振条件
时钟和复位，是板级调试里最基础也最让人头疼的两件事。我见过不少项目，功能逻辑明明没问题，结果板子就是跑不起来——最后查下来，十有八九是时钟或者复位出了岔子。这一章，咱们就把这几个关键点掰开揉碎了讲。
核心思路：时钟是数字系统的“心跳”，复位是系统的“总开关”。心跳乱了或者开关抖了，整个系统就别想正常工作。调试时，先确认时钟有没有、对不对，再看复位干不干净。
3.1 时钟信号完整性检查
时钟信号完整性，说白了就是看时钟波形好不好。我刚开始做硬件那会儿，觉得只要晶振能起振就万事大吉，结果被一个过冲问题折腾了两天。
检查时钟完整性，主要看这几个指标：
- 幅度：时钟信号的峰峰值是否满足芯片输入要求。一般LVCMOS电平需要Vpp达到3.3V或1.8V，差分时钟如LVDS则需要满足共模和差模电压范围。
- 频率：用频率计或示波器测量，偏差是否在允许范围内。晶振通常要求±50ppm以内，PLL输出则看具体应用。
- 占空比：理想是50%，实际允许45%~55%。占空比偏差太大会影响DDR等双沿采样电路。
- 抖动：时钟边沿的随机偏移。周期抖动和相位抖动都要关注，特别是高速SerDes和ADC/DAC对抖动极其敏感。
- 过冲/下冲：信号超过电源轨或低于地平面，容易损坏芯片IO。
| 指标 | 典型要求 | 调试工具 | 常见问题 |
|---|---|---|---|
| 幅度 | Vpp ≥ 芯片VIH(min) | 示波器 | 衰减、反射 |
| 频率 | ±50ppm以内 | 频率计/示波器 | 晶振老化、负载电容不匹配 |
| 占空比 | 45%~55% | 示波器 | 驱动能力不足、走线不对称 |
| 抖动 | 取决于应用（如DDR4要求<1ps RMS） | 示波器/频谱仪 | 电源噪声、串扰 |
| 过冲 | <10% Vcc | 示波器 | 阻抗不匹配、驱动过强 |
我的习惯：调试时钟时，先用示波器看波形轮廓，确认有没有起振、幅度够不够。如果波形看起来“毛茸茸”的，再打开余辉模式或者用长余辉观察，抖动问题一目了然。我曾经用这个方法，五分钟就定位到一个FPGA时钟抖动过大的问题——原来是电源纹波串进了PLL的模拟供电。
3.2 PLL锁定问题
PLL（锁相环）是时钟树里的核心器件，但它也是最容易出问题的环节之一。PLL锁定失败，整个系统就没法工作。
PLL锁定的典型症状：
- LOCK信号一直为低
- 输出时钟频率不对，或者频率在漂
- 输出时钟有大量抖动或毛刺
排查PLL锁定问题，我一般按这个顺序来：
- 检查参考时钟：参考时钟本身是否干净？幅度、频率、抖动是否达标？参考时钟有问题，PLL神仙也锁不住。
- 检查电源：PLL的模拟供电（AVDD）和数字供电（DVDD）是否满足要求？纹波是否过大？我遇到过好几次，PLL锁不住就是因为AVDD上有个几十mV的纹波。
- 检查环路滤波器：环路滤波器的电阻电容值是否正确？焊接是否良好？环路滤波器决定了PLL的带宽和稳定性，参数不对或者虚焊，PLL就会失锁。
- 检查配置：PLL的分频比、倍频比、电荷泵电流等寄存器配置是否正确？特别是I2C/SPI配置的PLL，要确认配置确实写进去了。
- 检查锁定检测：有些PLL的LOCK信号需要一定时间才能稳定，不要一上电就急着看LOCK。另外，LOCK信号本身也可能有毛刺，需要用示波器确认。
我曾经踩过的坑：有一款PLL芯片，数据手册上说锁定时间典型值是1ms，结果实际调试时LOCK信号要10ms才拉高。后来仔细看手册才发现，锁定时间跟环路滤波器带宽有关，我用的滤波器带宽比推荐值窄，锁定时间自然就长了。所以，不要只看典型值，要看具体条件下的参数。
3.3 复位信号毛刺排查
复位信号毛刺，是板级调试里最隐蔽的问题之一。毛刺可能来自电源上电时序、按键抖动、或者信号线上的串扰。
复位毛刺的危害：
- 系统反复复位，无法正常启动
- 某些寄存器被意外清零，导致功能异常
- FPGA/CPLD配置失败
排查复位毛刺，我推荐用示波器的单次触发模式。把触发条件设为复位信号的下降沿（如果是低电平复位），然后上电或者手动复位，抓取复位信号的完整波形。
常见的复位毛刺来源：
| 来源 | 特征 | 解决方法 |
|---|---|---|
| 电源上电时序 | 复位信号在电源未稳定时出现短暂低电平 | 使用复位监控芯片，增加复位延时 |
| 按键抖动 | 复位按键按下或释放时，信号出现多次跳变 | 硬件去抖（RC滤波）或软件去抖 |
| 信号串扰 | 复位线旁边有高速信号，耦合出毛刺 | 增加复位线间距，加屏蔽地线 |
| 芯片内部问题 | 某些芯片在上电或配置过程中，复位引脚内部状态不稳定 | 外部加弱上拉/下拉电阻 |
我的经验：复位信号最好用RC滤波或者专用的复位监控芯片。别省这个成本，否则调试时你会花更多时间。我曾经在一个项目里，为了省几毛钱，直接用RC上电复位，结果产品在客户现场偶尔死机，查了两个月才发现是复位毛刺导致的。从那以后，我所有设计都加复位监控芯片。
3.4 晶振起振条件
晶振不起振，是硬件工程师最常遇到的问题之一。晶振起振需要满足几个条件：
- 正确的负载电容：晶振的负载电容（CL）决定了振荡频率。负载电容不匹配，频率会偏移，甚至无法起振。
- 足够的负性阻抗：振荡器电路需要提供足够的负性阻抗来补偿晶振的等效串联电阻（ESR）。负性阻抗不够，晶振就起不来。
- 干净的电源：晶振的供电纹波要小，否则会影响振荡稳定性。
- 合理的驱动电平：驱动电平过高会损坏晶振，过低则无法起振。
晶振不起振的排查步骤：
- 用示波器看晶振引脚：正常起振时，晶振两个引脚上应该有正弦波或削顶正弦波。如果什么都没有，先检查供电和地。
- 检查负载电容：计算实际负载电容是否匹配。公式：CL = (C1*C2)/(C1+C2) + Cstray，其中Cstray是PCB寄生电容，一般取2~5pF。
- 检查反馈电阻：有些振荡器内部没有反馈电阻，需要外部并联一个1MΩ~10MΩ的电阻。
- 检查晶振本身：用晶振测试仪或者替换法确认晶振是否损坏。
- 检查PCB布局：晶振走线要尽量短，远离热源和高速信号。
注意：示波器探头本身有电容（通常10pF左右），直接测量晶振引脚可能会改变振荡条件，导致晶振停振或者频率偏移。我建议用10x探头，或者通过晶振旁边的测试点来测量。如果必须直接测，可以串联一个小电阻（比如1kΩ）来减小探头电容的影响。
3.5 知识体系：时钟与复位调试流程
下面这张图，是我自己总结的时钟与复位调试流程。每次遇到时钟或复位问题，我就按这个流程走一遍，基本都能定位到根因。
嗯，时钟和复位这部分，说难不难，说简单也不简单。关键是养成好的调试习惯：先确认时钟有没有、对不对，再看复位干不干净。工具方面，示波器是主力，频率计和频谱仪是辅助。记住，不要凭感觉猜，要用数据说话。