4. 信号完整性审查：阻抗匹配、端接策略、串扰与反射、高速信号布线规则
信号完整性，简称 SI。说白了，就是保证信号从芯片 A 到芯片 B，波形别走样。我见过太多项目，原理图看着没问题，板子一回来，眼图乱成一锅粥。嗯，这章我们就聊聊量产审查时，SI 这块到底要看什么。
核心审查原则： 信号完整性不是玄学，是算出来的。审查时，不要只看有没有端接电阻，要看阻抗是否连续，回流路径是否完整。
4.1 阻抗匹配：信号传输的“高速公路”
信号在 PCB 走线上传输，就像车在高速公路上跑。路宽突然变了，车就会颠簸。阻抗不连续，信号就会反射。
我个人习惯，审查原理图时，先看关键信号有没有标注阻抗要求。比如 DDR、PCIe、USB、以太网，这些都有明确的阻抗目标。
| 信号类型 | 单端阻抗目标 | 差分阻抗目标 | 常见参考层 |
|---|---|---|---|
| DDR3/DDR4 数据线 | 40Ω ± 10% | 80Ω | GND |
| USB 2.0 | — | 90Ω ± 15% | GND |
| PCIe Gen3/4 | — | 85Ω ± 10% | GND |
| 100Base-T1 以太网 | — | 100Ω ± 5% | GND |
| LVDS | — | 100Ω ± 10% | GND |
审查技巧： 原理图上，高速信号旁边最好标注阻抗值。比如“Z0=50Ω”或“Zdiff=90Ω”。没有标注的，我会标记为“待确认”。
为什么阻抗这么重要？你想想看，如果驱动端输出阻抗是 10Ω，走线特性阻抗是 50Ω，接收端输入阻抗很高。那信号走到末端，一部分能量会反射回来。反射回来的信号叠加在原信号上，波形就变形了。
我在项目中遇到过，一块 8 层板的 DDR4 跑不到 2400MT/s。查了半天，发现走线阻抗设计的是 40Ω，但 PCB 厂叠层算错了，实际只有 33Ω。嗯，这就是阻抗匹配没审查到位。
4.2 端接策略：给信号一个“软着陆”
阻抗匹配了，但反射还是会有。怎么办？加端接。端接就是给信号一个吸收能量的路径，让反射波消失。
常见的端接策略有几种，我列个表对比一下：
| 端接类型 | 电路形式 | 适用场景 | 优缺点 |
|---|---|---|---|
| 串联端接 | 驱动端串一个电阻 | 点对点，时钟、单端信号 | 功耗低，但只能吸收一次反射 |
| 并联端接 | 接收端对地/对电源接电阻 | 多点负载，总线信号 | 效果好，但直流功耗大 |
| 戴维南端接 | 两个电阻分压到 VTT | DDR 地址/控制线 | 匹配好，但需要 VTT 电源 |
| RC 端接 | 电阻串联电容到地 | 高频时钟，需要隔直 | 无直流功耗，但占用面积大 |
| 差分端接 | 差分对之间跨接电阻 | LVDS、USB、PCIe | 简单有效，必须靠近接收端 |
审查时，我重点关注两点：
- 端接电阻的位置： 串联电阻要靠近驱动端，并联/戴维南/差分电阻要靠近接收端。位置错了，效果减半。
- 端接电阻的值： 串联电阻值 = 走线特性阻抗 - 驱动端输出阻抗。并联电阻值 = 走线特性阻抗。差分端接电阻值 = 差分阻抗。
避坑指南： 我曾经见过一个设计，DDR 地址线用了戴维南端接，但 VTT 电源没加去耦电容。结果 VTT 纹波大，信号眼图直接闭合。端接电阻选对了，电源没处理好，一样白搭。
4.3 串扰与反射：看不见的“邻居干扰”
串扰，就是一条线上的信号，干扰了旁边的线。反射，就是信号在阻抗不连续点弹回来。这两个问题，在量产审查时经常被忽略。
为什么会串扰？因为信号线之间有寄生电容和互感。频率越高，串扰越严重。我审查时，会看以下几点：
- 3W 原则： 线间距 ≥ 3 倍线宽。做不到？至少 2W。高速信号之间，间距不够就是隐患。
- 参考层完整性： 信号线下面必须是完整的参考平面。如果参考层被分割，回流路径变长，串扰会急剧增加。
- 平行走线长度： 两条高速信号平行走线超过 1 英寸，就要考虑串扰。我建议，关键信号之间加地线隔离。
反射的问题，前面提过。这里补充一个审查点：桩线（Stub）。在多点负载的总线上，比如 DDR 的地址线，每个负载都会引出一段桩线。桩线越长，反射越严重。
审查技巧： 对于 DDR 地址线，我要求桩线长度不超过 500mil。如果超过，必须加端接或采用 Fly-by 拓扑。Fly-by 拓扑就是让信号先经过第一个颗粒，再到第二个，而不是从中间分叉。
4.4 高速信号布线规则：量产审查的“硬指标”
这部分，我直接给审查清单。你照着查，基本不会漏。
| 审查项 | 具体要求 | 常见违规 |
|---|---|---|
| 走线长度匹配 | DDR 数据线组内等长 ≤ 10mil，地址/控制线 ≤ 50mil | 等长没做，或做了但误差超标 |
| 差分对内等长 | P/N 长度差 ≤ 5mil | 差分对内不等长，共模噪声大 |
| 过孔数量 | 高速信号每路 ≤ 2 个过孔 | 换层太多，阻抗不连续 |
| 参考层连续 | 信号下方必须有完整 GND 或电源平面 | 跨分割走线，回流路径绕远 |
| 走线转角 | 禁止直角，使用 45° 或圆弧 | 直角导致阻抗突变和 EMI |
| 间距 | 高速信号间距 ≥ 3W，与其他信号 ≥ 5W | 间距不足，串扰超标 |
| 去耦电容 | 每个电源引脚至少 1 个 0.1μF，靠近引脚 | 电容离太远，高频去耦失效 |
嗯，这里要注意。走线长度匹配，不是越长越好。我见过有人为了等长，故意绕远路。结果信号延迟大了，时序反而更差。等长要在满足最短路径的前提下做。
另外，差分信号的对内等长，我建议用仿真工具跑一下。5mil 的误差，在 1GHz 以下可能没问题，但到了 10GHz，1mil 的误差都会导致明显的共模转换。
量产审查核心： 信号完整性审查，不是看原理图符号画得对不对，而是看阻抗、端接、串扰、布线规则这些物理实现层面的东西。原理图上的每一个电阻、每一个电容，都要问一句“为什么放在这里？”
4.5 信号完整性审查知识体系
下面这张图，是我总结的 SI 审查知识框架。你审查时，按这个逻辑走，不会乱。
这张图把 SI 审查分成了四个维度。你审查时，先看阻抗匹配，再看端接，然后检查串扰和反射，最后过一遍布线规则。按这个顺序，基本不会漏项。
最后提醒一句： 量产审查不是走过场。我曾经因为漏查一个差分端接电阻的位置，导致整批产品眼图不合格，返工损失了几十万。信号完整性，差之毫厘，谬以千里。