4. TDR与阻抗控制：时域反射计原理、连接器阻抗不连续的影响、如何通过仿真优化阻抗

阻抗控制这件事，说白了就是让信号在传输路径上感觉「一路顺畅」。如果路上突然有个坑或者凸起，信号就会反射回来，轻则抖动，重则误码。我刚开始做SI那会儿，总觉得阻抗差不多就行，直到有一次项目在实验室死活过不了眼图测试……嗯，从那以后我再也不敢小看阻抗连续性了。

这一章我们重点聊三件事：TDR怎么测阻抗、阻抗不连续到底有多坑、以及怎么用仿真把阻抗优化到合格。

4.1 时域反射计（TDR）原理

TDR，全称Time Domain Reflectometry。你把它想象成「信号界的声纳」就行。发射一个快速上升沿的脉冲，沿着传输线往前走，遇到阻抗变化就反射回来。通过测量反射波的时间和幅度，就能反推出阻抗变化的位置和大小。

举个例子。如果Z₀=50Ω，测到某点反射系数+0.2，那该点阻抗就是75Ω。反射系数-0.2，就是33.3Ω。我在项目中遇到过一种情况：TDR曲线在连接器位置有个明显的上冲，一看就是阻抗偏高，拆下来量尺寸，果然端子间距比设计值大了0.05mm。

4.2 连接器阻抗不连续的影响

连接器是整条链路里最容易出问题的地方。为什么？因为结构突变——从PCB走线到连接器端子，再到线缆，介质、线宽、参考平面全变了。

阻抗不连续会带来三个主要问题：

• 反射损耗：信号能量往回弹，到达接收端的能量减少。
• 多次反射：不连续点之间来回反弹，形成振铃。
• 时序抖动：反射波叠加到主信号上，过零点偏移，导致误码。

我记得有个项目，DDR4的时钟信号在连接器处阻抗偏低到40Ω，结果眼图中间那个「眼睛」几乎闭上了。后来把连接器端子的接地过孔加了两排，阻抗拉回到48Ω，眼图才恢复正常。

4.3 如何通过仿真优化阻抗

仿真优化阻抗，我一般分三步走。下面这张图可以帮你快速建立整体思路。

4.4 实操：用仿真工具优化连接器阻抗

下面我以HFSS为例，讲一下具体操作步骤。其他工具如CST、ADS思路类似。

4.4.1 建模要点

• 包含足够长的PCB走线：至少5倍信号上升沿长度，否则TDR结果会被端接反射污染。
• 连接器模型要精确：端子形状、间距、塑胶介电常数、接地结构，一个都不能少。我见过有人用简化模型，结果仿真和实测差了8Ω。
• 设置参考平面：连接器下方的地平面要连续，如果有镂空，必须建模。

4.4.2 TDR仿真设置

参数	推荐值	说明
上升时间	35 ps	对应10 Gbps，太慢会平滑掉细节
仿真时长	2 ns	覆盖连接器前后各一段走线
步长	1 ps	保证时间分辨率足够
源阻抗	50 Ω	与系统匹配

4.4.3 优化策略

找到阻抗不连续点之后，怎么改？我列几个常用方法：

1. 调整端子宽度：阻抗偏高就加宽端子，偏低就收窄。注意不要超出连接器厂商的工艺极限。
2. 优化接地过孔：在连接器焊盘旁边加接地过孔，可以降低局部阻抗。过孔间距建议小于信号上升沿长度的1/10。
3. 修改介质厚度：如果连接器塑胶部分太厚，阻抗会偏高。可以考虑减薄塑胶或者改用高介电常数材料。
4. 增加阻抗过渡结构：在PCB走线和连接器引脚之间加一段渐变线，让阻抗平滑过渡。渐变长度至少3倍线宽。

举个例子。我之前优化一个USB 3.2 Gen2连接器，TDR显示在端子根部阻抗掉到42Ω。查了半天，发现是焊盘下面的参考平面被挖空了。后来在焊盘正下方加了一个小铜皮（通过阻焊层隔离），阻抗回升到49Ω，眼图通过了测试。

4.5 阻抗优化后的验证

优化完别急着收工。我习惯再做三件事：

• 重新跑TDR：确认阻抗曲线在目标范围内（一般±10%）。
• 看S参数：回波损耗S11在目标频段内要低于-15dB，最好低于-20dB。
• 跑眼图：用PRBS码型仿真，眼高、眼宽、抖动都要达标。