传输线理论入门：传输线模型、特性阻抗、反射与匹配、时延与走线长度
做硬件调试，尤其是SI问题排查，传输线理论是绕不开的坎。我见过不少工程师，示波器用得贼溜，但一遇到信号振铃、过冲就抓瞎，说白了就是没搞懂信号在走线上到底是怎么跑的。
这一章，咱们就把传输线的几个核心概念掰开揉碎。不扯太深的场论，咱们从工程应用的角度来聊。
1. 传输线模型：什么时候走线不再是“一根导线”？
低频时，走线就是一根导线，电流流过去就完事了。但频率一高，情况就变了。信号在走线上是以电磁波的形式传播的，这时候走线就不能再看成简单的集总参数元件了。
我个人习惯用一个简单的判断标准：当走线长度大于信号上升沿有效长度的 1/6 时，就必须当作传输线来处理。
关键判断公式：
信号有效频率 F_knee ≈ 0.35 / Tr (Tr 为上升时间)
信号波长 λ = 光速 / (F_knee × √εr)
临界走线长度 ≈ λ / 6
举个例子，一个上升沿为 1ns 的信号，在 FR4 板材（εr≈4）上，F_knee 大约是 350MHz，波长大概 0.43 米。那么只要走线超过 7 厘米，就得用传输线模型来分析。你想想看，现在板子上 DDR 走线动不动就十几厘米，不按传输线来设计，不出问题才怪。
传输线的等效模型长什么样？其实就是无数个微小的 R、L、C、G 单元串联起来的分布参数网络：
- R：单位长度串联电阻（导体损耗）
- L：单位长度串联电感
- C：单位长度并联电容
- G：单位长度并联电导（介质损耗）
理想情况下，我们通常忽略 R 和 G，只保留 L 和 C，这就是无损传输线模型。虽然现实中有损耗，但用无损模型做定性分析，已经能解决 90% 的 SI 问题了。
2. 特性阻抗：传输线的“身份证”
特性阻抗 Z₀，是传输线最重要的参数。它不是用万用表量出来的直流电阻，而是信号在传输线上传播时，感受到的瞬时阻抗。
对于无损传输线：
Z₀ = √(L / C)其中 L 是单位长度电感，C 是单位长度电容。Z₀ 只取决于走线的几何结构（线宽、线厚、介质厚度、介电常数）和材料特性，跟走线长度无关。
我在项目中遇到过最典型的案例：一块 8 层板的 PCIe 走线，设计时阻抗要求 85Ω ±10%。板厂回来一测，阻抗只有 72Ω。查了半天，发现是参考层被分割了，导致回流路径变长，等效电感增大，电容减小，阻抗自然就偏了。
工程经验：
PCB 设计中，微带线（外层走线）的阻抗通常比带状线（内层走线）更容易受绿油厚度影响。我一般建议关键信号走内层，虽然成本高一点，但阻抗控制更稳定。
常见 PCB 走线结构的阻抗计算公式（近似）：
| 走线类型 | 近似公式 | 典型应用 |
|---|---|---|
| 微带线 | Z₀ ≈ 87 / √(εr+1.41) × ln(5.98h / (0.8w+t)) | 顶层/底层走线 |
| 带状线 | Z₀ ≈ 60 / √εr × ln(4h / (0.67πw)) | 内层走线 |
| 共面波导 | Z₀ ≈ 特定场求解器计算 | RF 电路 |
注意，这些公式只是估算。真正做高速设计时，一定要用场求解器（比如 Polar SI9000）来精确计算，并且跟板厂确认叠层结构。
3. 反射与匹配：信号完整性的“万恶之源”
反射是怎么产生的？说白了，就是信号在传输过程中，遇到了阻抗不连续的地方。就像水波碰到石头会反弹一样，信号碰到阻抗突变也会反弹。
反射系数 Γ 的定义：
Γ = (Z_load - Z₀) / (Z_load + Z₀)其中 Z_load 是负载端的阻抗，Z₀ 是传输线的特性阻抗。
- 当 Z_load = Z₀ 时，Γ = 0，无反射，完美匹配。
- 当 Z_load = ∞（开路）时，Γ = 1，全反射，信号电压翻倍。
- 当 Z_load = 0（短路）时，Γ = -1，全反射，信号电压反相。
我曾经调试过一个 DDR3 的地址信号，发现波形上有个明显的台阶。用 TDR（时域反射计）一测，发现走线在 BGA 扇出处有个阻抗凹陷，从 50Ω 掉到了 38Ω。反射系数算一下：(38-50)/(38+50) ≈ -0.136，大概 13.6% 的能量被反射回来了。这就是那个台阶的根源。
避坑指南：
我曾经犯过一个低级错误：以为只要源端和终端匹配了就行，忽略了走线中途的过孔、连接器、拐角等不连续点。结果一块 10Gbps 的背板，眼图死活睁不开。后来发现是连接器的阻抗只有 85Ω，跟板子上的 100Ω 不匹配。记住：整条链路上的每一个阻抗不连续点，都会产生反射。
常见的匹配方式：
- 源端串联匹配：在驱动端串一个电阻（通常 22Ω~33Ω），使源端输出阻抗 + 串联电阻 ≈ Z₀。优点是功耗低，适合点对点拓扑。
- 终端并联匹配：在接收端对地或对电源接一个电阻（通常 50Ω 到 Vcc/2）。优点是吸收反射彻底，但直流功耗大。
- AC 终端匹配：在终端串一个电容再接地，只匹配交流信号，不消耗直流功耗。
4. 时延与走线长度：时间都去哪儿了？
信号在传输线上传播是需要时间的。这个时间由介电常数和走线长度决定。
传播速度 v：
v = c / √εr其中 c 是光速（3×10⁸ m/s），εr 是相对介电常数。
单位长度时延 T_pd：
T_pd = 1 / v = √εr / c对于 FR4 板材（εr≈4），T_pd 大约是 6.7 ps/mm。也就是说，信号每走 1 毫米，就要延迟 6.7 皮秒。
这个参数在等长设计中至关重要。DDR 总线要求数据线、地址线、控制线之间的长度差控制在几十 mil 以内，就是为了保证信号同时到达接收端。
工程换算：
1 inch（25.4mm）走线在 FR4 上的时延 ≈ 170 ps
1 cm 走线在 FR4 上的时延 ≈ 67 ps
这个数据我经常用，建议你记下来。
我调过一块 FPGA 板子，DDR4 跑 2400MT/s，数据有效窗口只有 300ps 左右。结果因为一组 DQ 走线比另一组长了 5mm，时延差了 33ps，直接吃掉了一成的时序裕量。后来用蛇形走线补回来，问题才解决。
这里要注意：蛇形走线虽然能补长度，但也会引入串扰和阻抗不连续。我一般建议蛇形走线的间距至少是 3 倍线宽，而且不要走太密的锯齿。
5. 知识体系总览
下面这张图，把传输线理论的核心知识点串起来了。你可以把它当作一个快速索引，遇到 SI 问题时，按图索骥就行。
嗯，这一章的内容就到这里。传输线理论是 SI 分析的基石，后面的反射、串扰、时序分析，全都建立在这些概念之上。你先把这几个核心概念吃透，后面遇到具体问题才不会慌。