4、电源设计审查：电源拓扑选择、LDO与DC-DC选型、电源纹波与噪声、去耦电容布局
电源设计，说白了就是给整个系统供血。我见过太多板子，功能逻辑全对，一上电就挂，十有八九是电源没处理好。这一章咱们就聊聊电源设计审查的那些关键点。
核心观点：电源设计不是选个芯片接上就完事。拓扑选型、纹波控制、去耦布局，每一步都藏着坑。审查时盯住这三个维度，能避免80%的电源问题。
4.1 电源拓扑选择：别用LDO硬扛大电流
选拓扑之前，先问自己三个问题：输入电压范围多少？输出电流多大？纹波要求多严？
我个人习惯，先看电流。电流超过500mA，基本就告别LDO了。为什么？效率摆在那。LDO本质是线性降压，压差越大，发热越狠。我曾经有个项目，用3.3V LDO从12V取电给传感器供电，电流才200mA，结果LDO烫得能煎鸡蛋。后来换成DC-DC，温度直接降了40度。
这里给个快速选型表，你审查设计时可以直接对照：
| 拓扑类型 | 适用场景 | 效率 | 纹波 | 成本 |
|---|---|---|---|---|
| LDO | 小电流（<500mA）、低噪声要求 | 低（压差大时更低） | 极低（<10μV） | 低 |
| 降压DC-DC（Buck） | 大电流、高效率需求 | 85%~95% | 中等（10~50mVpp） | 中 |
| 升压DC-DC（Boost） | 电池供电、需要高于输入电压 | 80%~90% | 较高（20~100mVpp） | 中 |
| 升降压（Buck-Boost） | 输入电压范围宽、输出在输入范围内 | 80%~90% | 较高 | 高 |
| 电荷泵 | 小电流、简单电压反转或倍压 | 70%~85% | 中等 | 低 |
你想想看，如果设计里用LDO给射频PA供电，电流2A，压差1V，那功耗就是2W。板子还没跑起来，先得解决散热问题。所以审查时第一眼就看：电流和拓扑是否匹配。
4.2 LDO与DC-DC选型：别只看输出电压
选型时，很多人只盯着输出电压和电流。其实还有几个参数容易被忽略：
- 压差（Dropout Voltage）：LDO的压差决定了最小输入输出压差。我遇到过有人用3.3V LDO，输入只给3.4V，结果输出只有3.0V。一看手册，压差要300mV，根本没留余量。
- 电源抑制比（PSRR）：对噪声敏感的场景，比如ADC供电，PSRR至少要60dB@1kHz。DC-DC后面接LDO，就是为了利用LDO的高PSRR。
- 开关频率：DC-DC的开关频率影响纹波和EMI。高频（>2MHz）可以用小电感，但开关损耗大；低频（<500kHz）效率高，但电感大、纹波大。
- 静态电流（Iq）：电池供电的设备，Iq直接决定待机时间。有些DC-DC的Iq只有几μA，但负载能力也弱。
我的经验：审查DC-DC选型时，先看电感电流额定值。很多设计选了合适的芯片，却配了个饱和电流不足的电感。满载时电感饱和，电流失控，芯片直接烧掉。电感额定电流至少要留20%余量。
4.3 电源纹波与噪声：别被示波器骗了
纹波和噪声，很多人混为一谈。其实不一样：
- 纹波（Ripple）：与开关频率同步的周期性波动，DC-DC的主产物。频率固定，幅度可预测。
- 噪声（Noise）：高频随机波动，来自开关瞬态、寄生参数、外部干扰。频率范围宽，难以预测。
我记得有一次，客户说电源纹波超标，我带着示波器去现场。一看波形，纹波确实大。但仔细看，探头地线夹子用了长线，夹在远处的地上。换用弹簧地线，直接在芯片引脚附近测，纹波立刻降了一半。你想想看，测量方法不对，数据全是假的。
审查时注意这几点：
- 输出电容的ESR：ESR越大，纹波越大。陶瓷电容ESR低，但容值随偏压下降。钽电容ESR高，但稳定。
- 反馈路径的噪声耦合：反馈走线要远离电感、开关节点。我见过反馈线绕了半块板子，结果输出纹波比设计值高3倍。
- 前级滤波：DC-DC输入端加π型滤波，能有效抑制输入纹波反射回总线。
注意：不要只看空载纹波。负载变化时，瞬态响应才是关键。审查时要求看满载跳变（比如从10%到90%负载）的输出电压跌落和恢复时间。有些DC-DC空载纹波漂亮，一加载就掉电压。
4.4 去耦电容布局：距离决定一切
去耦电容，说白了就是给芯片提供瞬时电流的蓄水池。但电容放得远，等于没放。
我有个血的教训：一块FPGA板，逻辑怎么调都跑不稳。查了三天，最后发现去耦电容离FPGA电源引脚有2厘米。高频时，PCB走线的寄生电感让电容根本来不及响应。把电容挪到引脚旁边，问题立刻解决。
审查去耦布局时，我按这个顺序检查：
- 电容到引脚的距离：最好小于2mm。做不到？至少保证过孔和焊盘在同一层，不要打过孔绕远路。
- 电容值搭配：大电容（10~100μF）负责低频去耦，小电容（0.1~1μF）负责高频。多个小电容并联，ESL更低，高频效果更好。
- 地回路：电容的地过孔要直接打到主地平面，不要绕路。地回路越长，去耦效果越差。
- 电源平面：多层板用电源平面供电，比走线供电的阻抗低得多。去耦电容配合电源平面，效果翻倍。
下面这张图，是我总结的去耦电容布局优先级：
审查时，我还会看电容的自谐振频率。不同容值的电容，自谐振频率不同。比如0.1μF的陶瓷电容，自谐振频率大约在几十MHz。如果芯片的工作频率是100MHz，那0.1μF电容的效果就大打折扣。这时候需要更小容值（比如10nF）的电容来覆盖高频段。
一个小技巧：审查BOM时，看看去耦电容的封装。0402比0603的寄生电感小，高频性能更好。如果板上空间允许，尽量用0402甚至0201封装。我最近一个项目全部改用0402，电源噪声降了15%。
4.5 审查清单：电源设计自查表
最后，给一份我平时用的审查清单。你审查设计时，逐条对照：
| 审查项 | 检查内容 | 常见问题 |
|---|---|---|
| 拓扑选择 | 电流与拓扑匹配？压差是否留余量？ | LDO带大电流、压差不足 |
| 芯片选型 | PSRR、Iq、开关频率是否满足需求？ | 忽略PSRR导致噪声耦合 |
| 电感选型 | 饱和电流是否留20%余量？ | 电感饱和导致电流失控 |
| 输出电容 | ESR是否合适？容值是否随偏压下降？ | 陶瓷电容偏压降容 |
| 去耦布局 | 电容距离<2mm？地回路最短？ | 电容放太远、地回路绕路 |
| 反馈路径 | 反馈走线远离开关节点？ | 反馈线耦合噪声 |
| 测量方法 | 是否用弹簧地线？是否在芯片引脚测？ | 长地线夹子引入噪声 |
电源设计审查，说白了就是细节决定成败。拓扑选对了，芯片选好了，布局做扎实了，板子才能稳定工作。我每次审查都拿着这份清单，一条一条过。别嫌麻烦，省下的调试时间，够你喝好几杯咖啡了。