4. LC滤波网络设计：从理论到实战
LC低通滤波器，说白了就是用电感和电容搭出来的一个“筛子”。高频噪声被电感挡住，剩下的纹波被电容吸收。听起来简单，但实际选型时坑不少。我这些年做电源设计，LC滤波这块栽过跟头，也攒了些经验，今天跟你好好聊聊。
核心要点：LC滤波器的设计，本质是三个参数的博弈——截止频率、电感选型、阻尼控制。任何一个没处理好，板子上的噪声可能比没滤波还大。
4.1 截止频率计算：别只套公式
LC低通滤波器的截止频率公式很简单：
f_c = 1 / (2π × √(L × C))举个例子，你选 10μH 电感和 10μF 电容：
f_c = 1 / (2 × 3.14 × √(10e-6 × 10e-6))
≈ 1 / (6.28 × 1e-5)
≈ 15.9 kHz这意味着，15.9kHz 以上的信号会被衰减。但注意，这只是理想情况。
实际设计时，我习惯把截止频率设在开关频率的 1/10 到 1/5。 比如你的 DC-DC 开关频率是 500kHz，那截止频率最好在 50kHz~100kHz 之间。为什么？因为开关噪声的基频和它的高次谐波都需要被抑制，留够衰减余量。
我的经验：电容的 ESR 和 ESL 会改变实际截止频率。电解电容的 ESR 可能让滤波器变成“一阶”特性，衰减斜率从 -40dB/dec 掉到 -20dB/dec。所以计算时，我建议用陶瓷电容或薄膜电容，它们的 ESR 更低，更接近理想模型。
4.2 电感选型：三个硬指标
电感选型，我只看三个参数：饱和电流、DCR、屏蔽特性。其他都是锦上添花。
| 参数 | 重要性 | 我的建议 |
|---|---|---|
| 饱和电流 (Isat) | ★★★★★ | 至少为最大负载电流的 1.3 倍 |
| 直流电阻 (DCR) | ★★★★☆ | 越低越好，通常选 < 50mΩ |
| 屏蔽特性 | ★★★★☆ | 必须选屏蔽电感，尤其是高频电路 |
4.2.1 饱和电流：别让电感“失效”
电感一旦饱和，电感量会急剧下降，滤波器直接失效。我遇到过最惨的一次，是给 FPGA 核心供电，用了颗 2.2μH 的绕线电感，负载电流 3A，电感标称饱和电流 3.5A。结果一上电，纹波从 20mV 飙到 200mV，FPGA 直接复位。
后来查原因，电感在 3A 时已经进入饱和区，电感量掉到了 0.8μH。所以我现在选型，饱和电流至少留 30% 余量。比如最大负载 3A，我会选 Isat ≥ 4A 的电感。
4.2.2 DCR：效率与发热的平衡
DCR 直接带来 I²R 损耗。3A 电流流过 50mΩ 的电感，损耗是 3² × 0.05 = 0.45W。如果板子散热不好，电感温度可能升到 80°C 以上。
我一般这样选：
- 大电流（>5A）：DCR 尽量 < 10mΩ，用扁平线绕制或合金粉末电感
- 小电流（<1A）：DCR 可以放宽到 100mΩ，但注意压降
- 敏感电路（ADC、PLL）：DCR 不是重点，屏蔽特性更重要
4.2.3 屏蔽特性：看不见的干扰
非屏蔽电感会向外辐射磁场，干扰附近的敏感信号。我做过一个项目，ADC 采样值总是跳变，查了两天，发现是旁边的非屏蔽电感漏磁耦合到了 ADC 的参考电压走线上。
从那以后，所有 LC 滤波的电感，我统一用屏蔽电感。屏蔽电感有磁屏蔽罩，漏磁少，对 EMI 也有帮助。常见的封装有：
- CD 系列：贴片屏蔽，适合 1A~5A
- WE-PD 系列：大电流屏蔽，适合 5A~20A
- 一体成型电感：屏蔽效果好，DCR 低，但价格稍贵
4.3 LC滤波器的阻尼与振铃抑制
LC 滤波器本身是一个二阶系统，如果 Q 值太高，会在截止频率附近产生振铃。你想想看，输入电压突然变化，输出却先振荡几下，这谁受得了？
振铃的根本原因，是 LC 谐振回路的阻尼不够。阻尼比 ζ 由下式决定：
ζ = (R_load + R_ESR) / 2 × √(C / L)其中 R_load 是负载等效电阻，R_ESR 是电容的等效串联电阻。当 ζ < 0.5 时，振铃就很明显了。
4.3.1 三种阻尼方案
| 方案 | 做法 | 优点 | 缺点 |
|---|---|---|---|
| 串联电阻 | 在电感后串一个小电阻 | 简单、成本低 | 增加损耗，降低效率 |
| 并联 RC 阻尼 | 在输出端并联 RC 串联网络 | 不影响直流效率 | 多一个元件，占 PCB 面积 |
| 用电容 ESR | 故意选 ESR 较高的电容 | 不增加元件 | ESR 随温度变化，不可控 |
我个人最推荐并联 RC 阻尼。 具体做法：在滤波器输出端，并联一个电阻 Rd 和电容 Cd 串联的网络。Rd 通常取负载电阻的 1~2 倍，Cd 取滤波电容的 2~5 倍。
避坑指南：我曾经在一个 12V 转 5V 的电源上，用了 10μH + 22μF 的 LC 滤波，没加阻尼。结果负载瞬态响应时，输出振铃了 300mV，持续了 20μs，直接把后级的 FPGA 逻辑搞乱了。后来加了 2.2Ω + 100μF 的 RC 阻尼网络，振铃降到 50mV 以内。
4.4 实战设计流程
说了这么多，咱们来走一遍完整的设计流程。假设你有一个 5V/3A 的 DC-DC 输出，开关频率 500kHz，要求输出纹波 < 10mV。
- 确定截止频率：取开关频率的 1/10，即 50kHz
- 初选 L 和 C：用公式 f_c = 1/(2π√(LC))，取 L=10μH，则 C≈1μF。但为了纹波抑制，C 要更大，我选 10μF 陶瓷电容
- 验算截止频率：f_c = 1/(2π√(10e-6 × 10e-6)) ≈ 15.9kHz，满足 < 50kHz 的要求
- 选电感：I_sat ≥ 3A × 1.3 = 3.9A，选 4.5A 的屏蔽电感；DCR 选 < 30mΩ
- 加阻尼：负载电阻 R_load = 5V/3A ≈ 1.67Ω，取 R_d = 2.2Ω，C_d = 47μF
- 仿真验证：用 LTspice 或 SIMPLIS 跑一下，看瞬态响应和纹波
小技巧：仿真时别忘了加上电容的 ESR 和 ESL，还有 PCB 走线的寄生电感。这些寄生参数在高频时影响很大，不加的话，仿真结果跟实际测试可能差好几倍。
4.5 知识体系图
下面这张图，把 LC 滤波设计的核心逻辑串起来了。你可以把它当作设计时的检查清单。
嗯，LC 滤波设计其实不难，但细节决定成败。记住三个核心：截止频率要算准，电感选型要留余量，阻尼一定要加上。下次你画原理图时，可以对照这张图过一遍，基本不会出大问题。