2. PDN 关键参数：目标阻抗、自阻抗与转移阻抗，频域特性

好，咱们进入第二章。上一章我们聊了PDN到底是个啥，为什么它这么重要。这一章，我们来抠细节——那些你设计、仿真、测试PDN时，天天要打交道的核心参数。

说白了，PDN分析就三件事：定目标、看阻抗、扫频域。目标阻抗告诉你“做到多少算合格”，自阻抗和转移阻抗告诉你“电流噪声怎么走”，频域特性告诉你“哪个频段容易出问题”。

我刚开始接触PDN时，觉得目标阻抗就是个固定值，算出来就完事了。后来被项目坑过几次才明白——目标阻抗是活的，你得理解它背后的物理含义，才能用好它。

2.1 目标阻抗（Z_target）——PDN的“及格线”

目标阻抗，英文叫 Z_target 或 Target Impedance。它的定义很简单：

Z_target = (VDD × Ripple%) / I_transient

其中：VDD是供电电压，Ripple%是允许的纹波百分比，I_transient是瞬态电流变化量。

举个例子。一个1.8V的DDR接口，允许3%的纹波，瞬态电流变化2A。那么：

Z_target = (1.8 × 0.03) / 2 = 0.027 Ω = 27 mΩ

嗯，27毫欧。这意味着从芯片焊盘看进去的PDN阻抗，在整个工作频段内都不能超过27mΩ。

但这里有个坑——目标阻抗不是一条直线。我见过不少工程师，拿着一个固定值去卡全频段，结果低频段过不了，高频段又过度设计。其实，目标阻抗应该是一个频域包络：

  • 低频段（DC ~ 几kHz）：电压调节模块（VRM）负责，阻抗可以放宽一些
  • 中频段（几kHz ~ 几MHz）：去耦电容起作用，这是最关键的频段
  • 高频段（几十MHz ~ GHz）：PCB平面和封装寄生参数主导，阻抗容易飙升

我个人习惯的做法是：先算出一个基准Z_target，然后根据芯片的电流频谱分布，在不同频段做加权调整。低频段可以放宽1.5~2倍，高频段如果芯片对噪声不敏感，也可以适当放宽。

小技巧：如果芯片手册没有给出瞬态电流，可以用功耗除以电压估算平均电流，然后取平均电流的50%~80%作为瞬态变化量。保守一点，取80%。

2.2 自阻抗与转移阻抗——电流噪声的“高速公路”

目标阻抗定好了，接下来要看PDN网络本身的阻抗特性。这里有两个概念必须分清：自阻抗和转移阻抗。

我打个比方。PDN就像城市交通网：

  • 自阻抗：你家门口那条路的拥堵程度。电流从你家出发，在自家门口产生的电压降。
  • 转移阻抗：隔壁邻居家放烟花，对你家门口交通的影响。一个端口注入电流，在另一个端口产生的电压。

在PDN里，自阻抗和转移阻抗的定义如下：

参数 定义 物理含义 典型应用
自阻抗 Zii 端口i注入电流，在端口i测得的电压 该端口看进去的局部PDN阻抗 评估单个芯片的供电质量
转移阻抗 Zij 端口j注入电流，在端口i测得的电压 两个端口之间的噪声耦合程度 评估不同芯片之间的干扰

为什么这两个参数重要？因为现代PCB上往往有多个大电流芯片——CPU、GPU、DDR、FPGA。它们共享同一个PDN网络。一个芯片突然拉电流，会不会导致另一个芯片的电压掉下去？这就是转移阻抗要回答的问题。

我曾经遇到过一个案例：某款AI加速卡，FPGA和DDR3共用一组电源轨。仿真时自阻抗都达标，但实测DDR频繁出错。一查，FPGA的瞬态电流通过PDN耦合到了DDR端，转移阻抗在10MHz附近有个尖峰。加了几个小电容在DDR附近，问题就解决了。

注意：转移阻抗在高频段尤其重要。因为去耦电容在高频下等效串联电感（ESL）会使其失效，电流噪声更容易通过平面传播。我建议在仿真时，至少检查所有大电流芯片之间的转移阻抗，确保在芯片工作频段内，转移阻抗不超过目标阻抗的1/3。

2.3 PDN的频域特性——阻抗曲线怎么看？

好了，现在我们把自阻抗和转移阻抗画成曲线——横轴是频率，纵轴是阻抗。这就是PDN的频域特性。

一条典型的PDN自阻抗曲线长什么样？我画给你看：

PDN自阻抗频域特性曲线（典型结构） 频率 (Hz) 阻抗 (Ω) DC 1k 100k 10M 1G 10G Z_target VRM区 体电容区 MLCC区 平面/封装区 谐振点 谐振点 说明：阻抗曲线在谐振点出现尖峰，需确保所有尖峰低于Z_target线。不同频段由不同元件主导。

这张图里，你能看到几个关键特征：

  1. 低频段（DC ~ 1kHz）：阻抗由VRM的输出阻抗决定，通常很低（mΩ级），但VRM响应慢，高频下阻抗会上升。
  2. 中低频段（1kHz ~ 100kHz）：体电容（电解电容、钽电容）开始起作用，阻抗曲线出现第一个谐振点。
  3. 中高频段（100kHz ~ 10MHz）：MLCC（多层陶瓷电容）主导，这是去耦的主力频段。多个电容并联会形成多个串联谐振点。
  4. 高频段（10MHz ~ GHz）：PCB电源/地平面和封装寄生参数主导。平面电容和封装电感形成谐振，阻抗容易飙升。

你想想看，为什么PDN阻抗曲线会有这些起伏？因为每个去耦元件都有等效串联电阻（ESR）和等效串联电感（ESL）。电容在低频是容性，过了自谐振频率（SRF）就变成感性。多个电容并联，它们的ESL和ESR会形成复杂的谐振网络。

我个人的经验是：看PDN阻抗曲线，重点看三个东西：

  • 峰值是否超过Z_target：只要有一个频点超了，那个频段的噪声就可能出问题
  • 谐振点的Q值：Q值太高（尖峰太尖锐），说明阻尼不够，容易振荡
  • 高频段的趋势：如果高频段阻抗持续上升，说明平面设计或去耦策略需要优化

避坑指南：我曾经在一个项目中，仿真显示PDN阻抗全频段达标，但实测纹波超标。后来发现，仿真时忽略了封装和PCB过孔的寄生电感。这些寄生电感在高频段会显著增加阻抗。所以，我建议仿真时至少把封装模型和过孔模型加进去，哪怕用集总参数近似也好。

2.4 自阻抗与转移阻抗的仿真与测量

理论讲完了，来点实际的。怎么得到这些阻抗曲线？

仿真方法：

  • 用SPICE或类似工具搭建PDN网络模型
  • 在目标端口加一个1A的交流电流源
  • 扫频（比如10Hz ~ 10GHz），测端口电压
  • 电压值就是阻抗值（因为I=1A，V=Z×I=Z）

代码示例（SPICE网表片段）：

* PDN自阻抗仿真
V1 port1 0 AC 1
R_vrm port1 vrm_out 0.001
L_vrm vrm_out vrm_esl 10nH
C_bulk vrm_esl 0 470uF ESR=0.01 ESL=10nH
C_mlcc1 vrm_esl 0 100nF ESR=0.005 ESL=0.5nH
C_mlcc2 vrm_esl 0 100nF ESR=0.005 ESL=0.5nH
C_mlcc3 vrm_esl 0 10nF ESR=0.003 ESL=0.3nH
.AC DEC 100 10 10G
.PROBE
.END

测量方法：

  • 使用矢量网络分析仪（VNA）
  • 两端口测量：端口1接VNA的Port1，端口2接VNA的Port2
  • S参数转Z参数：Z11是自阻抗，Z21是转移阻抗
  • 注意校准到芯片焊盘处，排除测试夹具的影响

这里有个细节——测量转移阻抗时，两个端口要同时校准。我见过有人只校准了Port1，结果转移阻抗的相位信息全是错的。

警告：高频测量时（>1GHz），探针的接地方式非常关键。探针的接地弹簧太长，会引入额外的电感，导致测量结果偏大。我建议使用同轴探针或专用PDN测量探头，接地路径越短越好。

2.5 本章小结——记住这三句话

好，这一章的内容就这些。我帮你总结一下：

  1. 目标阻抗是PDN设计的“宪法”——所有去耦方案都要围绕它来定。但别死板，要根据芯片的电流频谱做调整。
  2. 自阻抗看局部，转移阻抗看耦合——自阻抗不达标，芯片自己会饿死；转移阻抗不达标，芯片之间会互相干扰。
  3. 频域特性是PDN的“心电图”——学会看阻抗曲线，找到谐振点，确保所有频段的阻抗都低于目标值。
← 上一章 📖 返回目录 下一章 →