3、元器件布局原则：功能分区、模拟数字分区、高速低速分区、去耦电容布局
元器件布局这件事，说白了就是给信号找个好归宿。很多工程师一上来就急着走线，结果板子回来一测，辐射超标、串扰严重，最后只能返工。我这些年经手的项目，但凡EMC出问题的，十有八九是布局阶段埋下的雷。
布局不是把器件随便一摆就完事。你得先想清楚：哪些信号是敏感的？哪些是噪声源？它们之间怎么隔离？嗯，今天我们就聊聊布局的几个核心原则。
核心观点：布局决定了PCB的EMC性能上限。走线只能在这个上限内优化，布局不好，走线再漂亮也救不回来。
3.1 功能分区——把电路拆成几个“房间”
我习惯把PCB想象成一栋房子。不同功能的电路，就像不同的房间。你不能把厨房和卧室混在一起，对吧？电路也一样。
功能分区的核心思路：按信号流向和功能模块，把电路划分成独立的物理区域。每个区域有自己的电源、地回路，区域之间用“隔离带”隔开。
常见的功能分区包括：
- 电源区：DC-DC、LDO、电源入口滤波
- 数字区：MCU、FPGA、DDR、数字接口
- 模拟区：运放、ADC/DAC、传感器前端
- 接口区：连接器、ESD保护、共模扼流圈
- 高频区：射频收发、晶振、PLL
我在一个工业控制项目里遇到过这样的问题：板子上有个24V转5V的DC-DC，布局时随手放在了ADC旁边。结果ADC的采样值一直跳，怎么滤波都压不下去。后来把DC-DC挪到板边，中间加了一条地隔离槽，问题立刻解决。这就是功能分区没做好的典型教训。
实战技巧：分区时，尽量让每个功能模块的元器件集中摆放，不要东一个西一个。模块之间的间距至少保持3-5mm，必要时可以挖空铜皮或加屏蔽罩。
3.2 模拟数字分区——别让数字噪声污染了模拟信号
模拟信号和数字信号，天生就是冤家。数字信号跳变沿陡峭，谐波丰富，能量大；模拟信号幅度小，容易受干扰。把它们混在一起，相当于把一群大嗓门和几个耳语者关在一个房间里。
模拟数字分区的几个要点：
- 物理隔离：模拟器件和数字器件分开放置，中间留出至少2-3mm的隔离带。如果空间允许，可以在隔离带下方挖空地平面，增加隔离效果。
- 地平面分割：模拟地和数字地可以物理分割，但必须在单点汇接。汇接点通常选在ADC/DAC芯片下方，或者电源入口处。
- 跨分区走线：信号线尽量不要跨过模拟/数字分界线。如果必须跨，一定要在信号线旁边紧贴一条回流地线。
- ADC/DAC布局：混合信号芯片要跨在模拟区和数字区的边界上。芯片的模拟引脚朝向模拟区，数字引脚朝向数字区。
| 对比项 | 模拟区 | 数字区 |
|---|---|---|
| 信号特点 | 连续、幅度小、频率低 | 跳变、幅度大、频率高 |
| 噪声敏感度 | 高 | 低 |
| 地平面处理 | 尽量完整，避免分割 | 可分割，但需单点汇接 |
| 布局位置 | 远离电源、接口 | 靠近电源、接口 |
| 典型器件 | 运放、ADC、传感器 | MCU、FPGA、DDR |
避坑指南：我曾经见过一个设计，模拟地和数字地完全分开，但ADC的模拟输入信号线从数字区绕了一大圈才过来。结果信号线上耦合了满满的数字噪声，ADC性能一塌糊涂。记住：分区不只是地平面的事，信号线的路径同样重要。
3.3 高速低速分区——快慢车道要分开
高速信号和低速信号，就像高速公路和乡间小路。你不能让一辆拖拉机开上高速，也不能让跑车在乡间小路上飙车。PCB布局也一样，高速信号和低速信号要分开走。
高速信号的特征：时钟频率高、上升沿陡峭、谐波丰富。典型的包括DDR、USB、HDMI、以太网、晶振等。
低速信号的特征：频率低、变化慢、对时序要求不高。典型的包括I2C、UART、GPIO、按键、LED等。
高速低速分区的原则：
- 高速信号优先：布局时先放高速器件，确保高速信号路径最短、最直、阻抗可控。
- 低速信号靠边站：低速信号可以绕一绕，但不要和高速信号平行走线太长。
- 晶振布局：晶振要尽量靠近主控芯片，晶振下方不要走其他信号线。我习惯在晶振周围加一圈地孔，形成“地笼”隔离。
- DDR布局：DDR颗粒要靠近主控，数据线、地址线、控制线要等长，参考地平面要完整。
个人经验：我做过一个DDR3的板子，一开始把DDR颗粒放在板子中间，结果走线绕来绕去，等长都做不了。后来把DDR移到板边，紧挨着主控，走线长度缩短了40%，信号质量明显改善。所以，高速器件的位置，决定了你的走线能不能做好。
3.4 去耦电容布局——小电容，大讲究
去耦电容，看着不起眼，但布局不对，整个电源完整性都会出问题。很多工程师觉得电容随便放放就行，结果板子一上电，纹波大得吓人。
去耦电容的核心作用：为芯片提供瞬态电流，抑制电源噪声。电容离芯片越远，寄生电感越大，去耦效果越差。
去耦电容布局的几个铁律：
- 就近放置：每个芯片的电源引脚旁边，都要放一个去耦电容。电容离引脚越近越好，最好在1-2mm以内。
- 小电容靠近芯片：0.1μF、0.01μF这些小电容，要放在芯片的电源和地引脚之间。大电容（10μF、100μF）可以稍微远一点。
- 电容的回路要短：电容的电源端接芯片电源，地端接芯片地。回路面积越小，寄生电感越小。
- 多个电容并联：不同容值的电容并联，可以覆盖更宽的频率范围。比如0.1μF+10μF的组合，能同时滤除高频和低频噪声。
- 过孔位置：电容的过孔要靠近电容焊盘，不要绕远路。我习惯在电容的电源和地焊盘旁边各打一个过孔，直接连到内层电源和地平面。
| 电容容值 | 适用频率 | 布局要求 | 典型应用 |
|---|---|---|---|
| 0.01μF | 100MHz以上 | 紧贴芯片引脚 | 高速数字IC |
| 0.1μF | 10-100MHz | 距芯片<2mm | 通用数字IC |
| 1μF | 1-10MHz | 距芯片<5mm | 中等频率IC |
| 10μF | 100kHz-1MHz | 可稍远 | 电源入口、大电流IC |
| 100μF | 10-100kHz | 板级滤波 | 电源输入、DC-DC输出 |
避坑指南：我曾经在一个项目里，把0.1μF的去耦电容放在了芯片的背面，中间隔了好几层板。结果电容的寄生电感太大，高频噪声根本滤不掉。后来把电容挪到芯片同一面，紧挨着电源引脚，纹波立刻降了30%。所以，去耦电容的位置，比容值更重要。
3.5 知识体系总览
下面这张图，把元器件布局的核心原则串起来了。你可以把它当作布局时的检查清单。
布局这件事，说难不难，说简单也不简单。核心就是一句话：把对的器件，放在对的位置。功能分区、模拟数字分区、高速低速分区、去耦电容布局，这四个原则你记住了，布局阶段就能避开80%的EMC坑。
嗯，今天就聊到这里。下次画板子之前，先花半小时把布局规划好，你会发现后面的走线会顺畅很多。