2、信号完整性基础：传输线理论，反射与振铃，阻抗匹配策略

各位工程师朋友，咱们今天聊聊信号完整性里最核心的几个概念。说实话，我入行头两年，一直觉得信号完整性是玄学——明明原理图看着没问题，板子一跑起来就是各种怪毛病。后来才明白，很多问题都出在传输线、反射和阻抗匹配这三个点上。

这一章，我就把压箱底的经验掏出来，咱们一起把这几个硬骨头啃下来。

2.1 传输线理论：信号不是瞬间到达的

先问个问题：当你用万用表量一根导线两端，电阻几乎为零，那信号从一端传到另一端需要时间吗？

答案是：需要。而且这个时间，在高频下会要了你的命。

我刚开始做高速设计时，总觉得走线就是根导线，信号一秒钟跑30万公里，板子上那几厘米算什么？直到有一次调试DDR3，发现数据眼图完全睁不开。查了半天，原来是地址线长了那么0.5英寸，导致建立时间不够。嗯，从那以后我再也不敢小看传输线了。

2.1.1 什么时候需要把走线当作传输线？

有个经验法则：当走线长度超过信号上升沿对应波长的1/10时，就必须按传输线来处理。

举个例子，一个1GHz的时钟信号，上升沿如果是100ps，那它在PCB上的传播速度大约是15cm/ns。100ps能走1.5cm。也就是说，只要走线超过1.5mm，就得当传输线看。你想想看，现在板子上随便一根线都好几厘米，所以高速设计里，几乎每根线都是传输线。

2.1.2 传输线的两个关键参数

传输线理论里，我个人最关注两个参数：特性阻抗和传播延迟。

参数	定义	典型值	影响因素
特性阻抗 Z₀	信号在传输线上感受到的瞬时阻抗	50Ω（单端）、100Ω（差分）	线宽、介质厚度、介电常数
传播延迟 Tpd	信号单位长度传输所需时间	约150~180 ps/inch（FR4）	介电常数、走线结构

这里有个坑：很多人以为特性阻抗是直流电阻。不是的。直流电阻是欧姆定律里的R，而特性阻抗是高频下的瞬时阻抗，跟频率无关，只跟几何结构和材料有关。

2.2 反射与振铃：信号完整性的头号杀手

反射是怎么来的？说白了，就是信号走到一个阻抗突变的地方，一部分能量被弹回来了。

我记得有一次做FPGA项目，一个GPIO口输出50MHz时钟，示波器一看，波形上全是毛刺。一开始怀疑电源噪声，滤波加了一大堆，没用。后来用TDR（时域反射计）一测，发现走线从顶层换到底层时，过孔的阻抗只有35Ω。信号每经过一次过孔，就反射一次，来回反射就形成了振铃。

2.2.1 反射系数

反射的大小用反射系数Γ来描述：

Γ = (Z_load - Z₀) / (Z_load + Z₀)

其中Z_load是负载阻抗，Z₀是传输线特性阻抗。

• 开路（Z_load = ∞）：Γ = 1，信号全反射，电压翻倍
• 短路（Z_load = 0）：Γ = -1，信号全反射，电压反相
• 匹配（Z_load = Z₀）：Γ = 0，无反射

你想想看，如果负载是CMOS输入，输入阻抗极高，接近开路。那信号到了末端，电压直接翻倍，这就是过冲的来源。过冲严重了，就会把芯片的输入级打坏。

2.2.2 振铃的形成过程

振铃不是一次反射造成的，是多次反射叠加的结果。我画个图帮你理解：

信号从驱动端出发，走到阻抗突变点，一部分能量反射回去。反射波回到驱动端，如果驱动端也不匹配，又会再次反射。这样来回折腾几次，波形就变成了振铃。

2.3 阻抗匹配策略：把反射扼杀在摇篮里

既然反射的根源是阻抗不匹配，那解决方案就是让整个链路的阻抗保持一致。这就是阻抗匹配。

我常用的匹配策略有三种，每种都有适用场景：

2.3.1 源端串联匹配

在驱动端串一个电阻，让驱动端输出阻抗加上串联电阻等于传输线特性阻抗。

R_series = Z₀ - R_driver

比如，驱动端输出阻抗是10Ω，传输线是50Ω，那就串一个39Ω（常用标称值）的电阻。

优点：功耗低，不增加直流负载
缺点：信号幅度减半，需要接收端高阻抗才能恢复全摆幅

我个人习惯在时钟线和低速控制线上用这种方案。简单可靠，而且电阻不贵。

2.3.2 末端并联匹配

在接收端对地或对电源接一个电阻，让负载阻抗等于传输线特性阻抗。

匹配方式	接法	适用场景	注意事项
对地并联	R = Z₀ 到GND	单端信号	增加直流功耗，驱动电流大
戴维南匹配	R1到VCC，R2到GND，并联等效Z₀	TTL/CMOS接口	两个电阻，占用面积大
RC匹配	R = Z₀，串联电容到GND	高频时钟	电容隔直，无直流功耗

这里有个经验：末端匹配效果好，但功耗大。我做过一个16位并行总线，如果用戴维南匹配，光匹配电阻就要32个，功耗多了将近1W。后来改成了源端匹配，虽然波形差点，但整体功耗降下来了。

2.3.3 差分信号匹配

差分信号匹配稍微复杂一点。差分对的特性阻抗通常是100Ω，匹配时需要在接收端跨接一个100Ω电阻。

但要注意：差分对内部的两根线之间也有耦合，所以单端阻抗和差分阻抗不是简单的2倍关系。我见过有人把两根50Ω单端线直接当差分用，结果差分阻抗只有80Ω左右，反射严重。

2.4 实战中的阻抗控制

理论说完了，咱们聊聊实际板子上怎么控制阻抗。

我总结了一个阻抗控制清单，每次画板子前都会过一遍：

1. 跟板厂确认目标阻抗：告诉板厂你要50Ω还是100Ω，他们会根据叠层结构给出线宽建议
2. 保持参考平面完整：走线下方必须是完整的参考平面（GND或电源），不能有分割
3. 控制线宽一致性：同一根走线，线宽变化不要超过10%
4. 过孔优化：高速信号换层时，旁边加回流地过孔，减小阻抗突变
5. 避免直角走线：直角处阻抗会突变，用45度角或圆弧过渡

嗯，这里要特别强调一下参考平面的重要性。有一次我帮同事看一个USB 2.0的板子，D+和D-走线阻抗总是不对。查了半天，发现走线下方正好有一条电源分割线，参考平面不连续，导致阻抗直接跳到了120Ω。把走线挪开分割区后，问题就解决了。

好了，这一章的内容就到这里。这些基础概念理解透了，后面讲串扰、电源完整性、EMC协同设计时，你就能更快上手了。