4. 时钟电路辐射：时钟信号谐波分析、展频技术应用、时钟走线布局与包地
时钟电路，说白了就是数字系统的“心跳”。这个心跳一旦不干净，整块板子的辐射问题就接踵而至。我做了十几年硬件，处理过的辐射超标案例里，至少有一半跟时钟有关。今天咱们就把时钟辐射的底牌翻出来，看看它到底是怎么超标的，又该怎么治。
4.1 时钟信号的谐波分析——为什么方波是“辐射大户”
你想想看，理想的时钟信号是什么？是方波。但方波在频域里可不是只有基频那么简单。傅里叶变换告诉我们，一个理想的方波由基波加上无数奇次谐波组成。谐波幅度衰减很慢——理论上，3次谐波幅度还有基波的1/3，5次谐波还有1/5。
这就带来一个问题：时钟频率越高，谐波越容易落在辐射发射的限值频段内。比如一个100MHz的时钟，它的3次谐波是300MHz，5次谐波是500MHz——这两个频点正好是辐射测试的重灾区。
关键认知：时钟信号的上升/下降时间越短，谐波含量越丰富，高频分量越强。所以，不是只有“快”才出问题，“太陡”才是真正的元凶。
我在项目中遇到过一块板子，主芯片用的25MHz晶振，辐射在125MHz和175MHz两个频点超标。一开始大家怀疑是电源滤波没做好，折腾了两天没结果。后来我用频谱仪近场探头扫了一下时钟走线，发现5次谐波和7次谐波的幅度异常高。问题出在哪？晶振输出端的上升沿太陡了，只有不到1ns。
解决思路其实不复杂：在保证时序裕量的前提下，适当减缓时钟信号的边沿速率。常用的方法是在时钟输出端串联一个22Ω~33Ω的电阻，或者在时钟路径上加一个RC低通滤波。但要注意，电阻值不能太大，否则信号幅度会下降，导致时序问题。
| 谐波次数 | 频率（基频100MHz） | 理想方波幅度（相对基波） | 实际影响 |
|---|---|---|---|
| 基波 | 100 MHz | 1.0 | 主要能量，通常不超标 |
| 3次 | 300 MHz | 0.33 | 容易超标，需重点关注 |
| 5次 | 500 MHz | 0.20 | 高频辐射的主要来源 |
| 7次 | 700 MHz | 0.14 | 视走线长度和阻抗匹配情况 |
4.2 展频技术（Spread Spectrum）——把能量“摊平”
展频技术，说白了就是不让时钟能量集中在单一频率上。它通过周期性地调制时钟频率，让能量在频域上“摊开”，从而降低峰值幅度。
展频有两种常见方式：
- 中心展频（Center Spread）：频率在中心频率上下波动，比如100MHz ± 1%。
- 向下展频（Down Spread）：频率只向下偏移，比如从100MHz降到99MHz。这种方式更常用，因为它不会超过标称频率，对时序影响更小。
展频的调制频率通常在30kHz~60kHz之间，调制幅度（展频量）一般在0.5%~2.5%。展频量越大，辐射峰值降低越明显，但时钟抖动也会增加。
我的经验：展频对降低时钟基频和低次谐波的辐射峰值非常有效，通常能降3~6dB。但对于高次谐波（比如7次以上），效果会逐渐减弱。因为高次谐波的相位噪声已经很大了，展频的调制作用被“稀释”了。
我曾经在一个消费电子项目里用过展频。产品用的是200MHz的DDR时钟，辐射在200MHz和400MHz两个频点超标。板子已经定型，改Layout来不及了。我找到芯片厂商，确认了PLL支持展频功能。打开向下展频，调制量设为1.5%，调制频率48kHz。结果200MHz频点降了5dB，400MHz降了3.8dB，顺利通过认证。
但要注意，展频不是万能的。有些芯片不支持展频，或者展频功能只对特定时钟域有效。另外，展频可能会影响某些对时钟抖动敏感的接口，比如高速SerDes、HDMI、PCIe等。用之前一定要看芯片手册，确认展频抖动在接收端容忍范围内。
4.3 时钟走线布局与包地——Layout层面的“硬功夫”
谐波分析和展频技术是“软”手段，而走线布局和包地是“硬”功夫。我个人的习惯是：先做好Layout，再用展频和边沿控制做补充。Layout没做好，后面再怎么折腾也是事倍功半。
4.3.1 时钟走线布局的基本原则
- 走线尽量短：时钟走线长度越短，天线效应越弱。理想情况下，时钟走线长度不要超过时钟波长的1/20。对于100MHz时钟，波长约3米，1/20是15cm——这个长度在板级设计中通常能满足。但如果是1GHz的时钟，波长30cm，1/20只有1.5cm，这就很苛刻了。
- 远离板边和I/O接口：时钟走线离板边越近，共模辐射越容易通过机箱缝隙或线缆耦合出去。我一般要求时钟走线距离板边至少5mm以上，距离I/O连接器至少10mm以上。
- 避免跨分割：时钟走线如果跨越了参考平面的分割槽（比如电源层不同电压区域之间的缝隙），回流路径会被迫绕行，形成大的电流环路，辐射会急剧增加。
- 使用内层走线：如果层叠允许，把时钟走线放在内层（比如第二层或第三层），上下都有完整的参考平面，相当于一个“屏蔽盒”。
注意：内层走线虽然好，但过孔会引入寄生电感和阻抗不连续。如果时钟频率很高（比如500MHz以上），每个过孔都要仔细设计，必要时使用背钻工艺去掉多余的过孔残桩。
4.3.2 包地——到底该怎么包？
包地是时钟走线最常用的屏蔽手段。但很多人包地的方法不对，反而弄巧成拙。
正确的包地做法：
- 包地线必须接地：包地线不是摆设，它必须通过过孔连接到地平面。过孔间距不能太大，一般建议不超过包地线长度的1/10。
- 包地线两端要接地：包地线的起点和终点都要有地过孔，否则包地线本身会变成一根“寄生天线”。
- 包地线与时钟线的间距：间距至少是时钟线宽度的3倍。间距太小，包地线会增大时钟线的对地电容，导致信号边沿变缓，甚至引起阻抗变化。
- 多层板包地：在相邻层也要放置地铜皮，形成“立体屏蔽”。上下层的地铜皮通过过孔缝合，效果最好。
我曾经见过一个案例，工程师把时钟走线包地做得非常密，包地线离时钟线只有0.2mm。结果时钟信号的眼图塌得一塌糊涂，DDR读写经常出错。后来把间距拉开到0.5mm，问题就解决了。所以包地不是越近越好，要留出足够的“呼吸空间”。
4.3.3 时钟走线布局的“黄金法则”
我总结了一个简单的优先级列表，供你参考：
| 优先级 | 措施 | 效果 |
|---|---|---|
| 1 | 走线尽量短，放在内层 | 最有效，从源头减少辐射 |
| 2 | 包地并打地过孔 | 有效屏蔽，但要注意间距 |
| 3 | 串联电阻减缓边沿 | 降低谐波含量，成本低 |
| 4 | 使用展频技术 | 降低峰值，但受芯片限制 |
| 5 | 加共模扼流圈或磁珠 | 对传导辐射有效，但可能影响信号质量 |
嗯，这里要特别提醒一句：不要一上来就想着加磁珠或共模扼流圈。这些器件虽然能抑制辐射，但也会引入额外的寄生参数，搞不好信号质量先崩了。先做好Layout，再考虑其他手段，这个顺序不能乱。
这张图是我自己梳理的时钟辐射处理流程。你可以看到，谐波分析是第一步，先搞清楚问题出在哪。然后根据分析结果，要么减缓边沿，要么优化Layout。展频技术放在最后，作为补充手段。这个顺序我用了很多年，基本没出过大的偏差。