第4章 等长设计实战：数据组、地址/控制组与时钟差分对
等长设计，说白了就是让同一组信号线上的延时尽量一致。DDR跑得越来越快，时序窗口越来越窄，等长不再是“差不多就行”的事。我刚开始做DDR3的时候，觉得等长嘛，绕一绕蛇形线就完事了。结果有一次板子回来，DQ组内等长差了50mil，系统在高温下频繁报错……嗯，从那以后我对等长再也不敢马虎了。
核心原则：等长的本质是等时。信号在PCB上的传播速度受介电常数、走线层、过孔等因素影响。等长规则必须结合叠层结构和信号速率来制定。
4.1 数据组（DQ/DQS）等长规则
数据组是DDR接口中等长要求最严格的组。为什么？因为DQ和DQS是同步采样的，它们之间的相对延时直接决定了读/写时序裕量。
我个人习惯把数据组等长分为两个层级：
- 组内等长：同一字节通道内的8个DQ与对应的DQS、DQM之间的等长。
- 组间等长：不同字节通道之间的等长（通常要求宽松一些）。
| 参数 | DDR3/DDR4 典型要求 | 我的经验值 |
|---|---|---|
| DQ 与 DQS 组内等长 | ±20 mil | ±10 mil（更安全） |
| DQS 差分对内等长 | ±5 mil | ±2 mil |
| 组间等长（字节通道间） | ±100 mil | ±50 mil |
我的小技巧：布线时先把DQS差分对走好，然后以DQS为基准，逐个匹配DQ。这样能减少反复调整的工作量。
4.2 地址/控制组等长规则
地址/控制组（Address/Command/Control）包括：ADDR、BA、RAS_n、CAS_n、WE_n、CS_n、CKE、ODT等信号。它们与时钟的时序关系是源同步的，也就是说，这些信号是相对于时钟上升沿采样的。
我在项目中遇到过一个问题：地址信号等长做得很好，但时钟到每个颗粒的延时不一致，导致地址建立时间不足。后来我意识到，地址/控制组的等长必须以时钟为参考，而不是组内自嗨。
地址/控制组等长规则：
- 组内等长：所有地址/控制信号之间的等长，通常要求 ±50 mil。
- 组到时钟等长：地址/控制信号与时钟信号之间的等长，通常要求 ±25 mil。
注意：地址/控制组通常采用fly-by拓扑。等长计算时，要扣除主干线长度，只计算分支到每个颗粒的stub长度。我曾经见过有人把整条线都算进去，结果等长完全不对。
4.3 时钟差分对等长
时钟差分对（CK/CK_n）是DDR接口的“心跳”。差分对等长包括两个方面：
- 对内等长：CK与CK_n之间的等长，要求 ±5 mil 以内。
- 对间等长：不同时钟差分对之间的等长，要求 ±20 mil 以内。
为什么对内等长这么严格？因为差分信号是靠两个信号的差值来传递信息的。如果CK和CK_n的走线长度不一致，共模噪声会转化为差模噪声，直接影响时钟抖动。
避坑指南：我曾经在DDR4设计中，时钟差分对对内等长差了8 mil，结果眼图测试发现时钟抖动超标了15 ps。后来把等长控制在2 mil以内，问题才解决。所以，时钟差分对的等长，能多短就多短。
4.4 等长设计流程与工具使用
等长设计不是一蹴而就的，需要反复调整。我一般按以下步骤来：
- 规划拓扑：先确定每组信号的拓扑结构（点对点、fly-by、T型等）。
- 设置规则：在EDA工具中设置等长规则，包括组内等长和组间等长。
- 初步布线：先走关键信号（时钟、DQS），再走其他信号。
- 等长调整：使用蛇形线、锯齿线等方式调整长度。
- 验证：检查等长报告，确认所有信号满足规则。
下面是我常用的等长规则设置示例（以Allegro为例）：
; 数据组等长规则
Electrical Constraint Set: DDR4_DQ_GROUP
Relative Delay: DQS0 -> DQ[0:7] = 0 ± 10 mil
Relative Delay: DQS1 -> DQ[8:15] = 0 ± 10 mil
; 地址/控制组等长规则
Electrical Constraint Set: DDR4_ADDR_GROUP
Relative Delay: CK0 -> ADDR[0:15] = 0 ± 25 mil
Relative Delay: CK0 -> BA[0:2] = 0 ± 25 mil
; 时钟差分对等长规则
Electrical Constraint Set: DDR4_CLK_GROUP
Pin Pair: CK0_P - CK0_N = 0 ± 2 mil
Relative Delay: CK0 -> CK1 = 0 ± 20 mil
实用建议：等长调整时，蛇形线的间距至少是线宽的3倍，避免串扰。锯齿线比蛇形线占用空间更小，适合高密度区域。
4.5 等长设计知识体系
下面这张图总结了本章的核心知识点，方便你快速回顾：
4.6 常见问题与避坑
等长设计看起来简单，实际做起来坑不少。我总结几个常见问题：
- 蛇形线间距太小：导致串扰增大，信号质量下降。建议间距 ≥ 3倍线宽。
- 忽略过孔延时：过孔会引入约 50-100 ps 的延时，等长计算时要考虑进去。
- 不同层走线速度不同：外层走线比内层快，等长时要按实际层叠计算。
- 只关注组内等长，忽略组间等长：组间等长虽然宽松，但也不能完全不管。
重要提醒：等长设计完成后，一定要做时序仿真验证。我曾经有一个项目，等长报告看起来完美，但仿真发现时钟到某个颗粒的延时比其他颗粒多了200 ps，原因是那个颗粒的时钟走线绕了太多蛇形线。所以，等长不是越长越好，能短则短。