2. 电源系统调试：上电时序检查、电压纹波与噪声测量、电源完整性（PI）基础、去耦电容布局验证
电源系统，说白了就是板子的心脏。心脏跳得不好，整个系统都会出问题。我见过太多板子，功能逻辑全对，一上电就挂，十有八九是电源没处理好。这一章，咱们就聊聊电源调试的那些硬功夫。
2.1 上电时序检查
现在的芯片，尤其是FPGA、SoC、DDR，往往需要多路电源。核心电压1.1V，IO电压1.8V，辅助电压3.3V……它们谁先上、谁后上，是有严格要求的。为什么？因为芯片内部有寄生PN结，上电顺序错了，轻则功能异常，重则直接烧毁。
检查上电时序，我习惯用四通道示波器，配合高精度探头。步骤如下：
- 选择触发源： 用最先上电的那一路作为触发源，设置为上升沿触发。
- 连接探头： 将各电源轨连接到示波器通道，注意使用短地线弹簧，避免长地线引入噪声。
- 设置时基： 根据电源启动时间，通常设置在10ms~100ms/div。
- 观察顺序： 检查各路电源的上升沿是否满足芯片手册要求的时序窗口。
你想想看，如果芯片要求1.1V先稳定，1.8V后上，但实际测量发现1.8V先起来了，那就得查电源芯片的使能引脚（EN）连接是否正确，或者RC延时电路是否设计合理。
2.2 电压纹波与噪声测量
电压纹波和噪声，是两个容易混淆的概念。纹波是电源开关频率引起的周期性波动，噪声则是随机的高频干扰。测量它们，需要不同的技巧。
测量纹波时，示波器带宽限制通常设为20MHz，耦合方式选AC，探头用1:1或10:1无源探头，但一定要去掉探头帽，用接地弹簧直接接触测试点。为什么？因为探头帽的长地线会像天线一样拾取空间噪声，测出来的数据根本不准。
测量高频噪声时，带宽限制要关掉，甚至需要用同轴电缆直接焊接在测试点上。我记得有一次，客户说我们的电源噪声超标，我带着示波器过去一看，他们用的是长地线探头，测出来的全是假噪声。换用接地弹簧后，数据立马合格了。
| 测量类型 | 示波器带宽 | 耦合方式 | 探头配置 | 典型指标 |
|---|---|---|---|---|
| 纹波 | 20MHz限制 | AC | 1:1探头+接地弹簧 | < 1% Vout |
| 高频噪声 | 全带宽 | AC | 同轴电缆焊接 | < 50mVpp |
| 瞬态响应 | 全带宽 | DC | 10:1探头+接地弹簧 | 过冲 < 5% |
测量时，我建议在满载和空载两种条件下分别测试。满载时纹波通常最大，空载时噪声可能更明显。如果发现纹波超标，先检查输出电容是否足够，再查开关频率是否与负载谐振。
2.3 电源完整性（PI）基础
电源完整性，英文叫Power Integrity，简称PI。它研究的是：从电源模块到芯片管脚，这一路上电压到底稳不稳。你想想看，芯片内部开关管在纳秒级时间内切换，电流需求瞬间变化，如果电源路径阻抗太高，电压就会掉下去，导致逻辑错误。
PI的核心指标是目标阻抗（Target Impedance）。公式很简单：
Z_target = (Vdd × Ripple%) / I_transient举个例子，DDR4的VDDQ是1.2V，允许纹波3%，瞬态电流2A，那么目标阻抗就是：
Z_target = (1.2 × 0.03) / 2 = 0.018Ω = 18mΩ也就是说，从电源模块到芯片管脚，整个回路的阻抗必须小于18mΩ，直到芯片需要的最高频率。这个频率通常由芯片的上升时间决定，比如上升时间100ps，对应的频率大约是3.5GHz。
我习惯用仿真工具先跑一下PDN阻抗曲线，看看有没有谐振尖峰。如果某个频点阻抗超标，就在那个频点附近加去耦电容。但仿真只是参考，最终还是要靠实测验证。
2.4 去耦电容布局验证
去耦电容，是PI设计中最常用也最容易出错的地方。很多人觉得，电容越多越好，放得越近越好。其实不然。
电容的有效频率范围，取决于它的自谐振频率（SRF）。超过SRF，电容就变成感性了，不仅不去耦，反而引入噪声。所以，不同容值的电容覆盖不同的频段：
- 10μF~100μF（钽电容/陶瓷电容）： 覆盖低频段，约100kHz~1MHz。
- 0.1μF~1μF（陶瓷电容）： 覆盖中频段，约1MHz~100MHz。
- 10pF~100pF（陶瓷电容）： 覆盖高频段，约100MHz~1GHz。
布局时，我有一条铁律：小电容靠近芯片管脚，大电容可以稍远。为什么？因为小电容负责高频瞬态电流，路径上的任何寄生电感都会削弱它的效果。我曾经在调试一块高速ADC板子时，发现100pF电容离管脚远了2mm，高频噪声就大了10dB。后来把电容挪到管脚正下方，问题立刻解决。
- 每个电源管脚至少有一个小电容（0.1μF或更小），距离管脚 < 1mm。
- 电容的过孔要靠近电容焊盘，最好在焊盘旁边打孔，不要拉长线再打孔。
- 同一电源域的大电容和小电容交错放置，避免谐振。
- 电源平面和地平面尽量靠近，利用平面电容提供高频去耦。
验证去耦电容布局是否合理，我通常用两种方法：一是用VNA（矢量网络分析仪）测PDN阻抗，二是用近场探头扫PCB表面的磁场分布。如果某个区域磁场强度异常高，说明那里去耦不足，需要加电容或调整布局。
嗯，这里要注意，去耦电容不是越多越好。电容太多，可能会在某个频点形成并联谐振，反而让阻抗飙升。我一般遵循“每10nF一个电容”的经验法则，然后根据仿真结果微调。
最后说一句，电源调试是个细致活，急不得。每改一次布局，都要重新测一遍纹波和阻抗。我见过有人为了省事，直接抄参考设计的电容布局，结果板子跑起来各种不稳定。记住，参考设计是死的，你的板子是活的，一定要根据实际走线和叠层来调整。