3、飞行时间与时序：信号在PCB上的传输延迟对时序的影响

做高速PCB设计，有个概念你绕不开——飞行时间（Flight Time）。

说白了，就是信号从驱动端出发，到接收端落地，这中间花了多少时间。很多人觉得这玩意儿不就是走线长度除以传播速度吗？对，原理上没错。但实际项目中，我见过太多人栽在这个“简单”的问题上。

我记得有一次调试DDR3的时序，仿真结果明明过了，板子回来死活跑不到标称频率。折腾了两天，最后发现是飞行时间计算时忽略了一个过孔带来的延迟偏差。嗯，从那以后，我对飞行时间的每一个细节都不敢马虎。

3.1 飞行时间的物理本质

信号在PCB上传输，本质是电磁波在介质中的传播。它的速度取决于介质的介电常数（Dk）。

公式很简单：

V = C / √εr

其中C是光速（约3×10⁸ m/s），εr是PCB板材的相对介电常数。

举个例子。FR4板材的εr通常在4.2左右。那么信号在FR4上的传播速度大约是：

V ≈ 3×10⁸ / √4.2 ≈ 1.46×10⁸ m/s

换算成更常用的单位，大约是146 ps/inch（每英寸146皮秒）。

你想想看，如果一根走线长了1英寸，信号就多花了146ps。在1GHz的时钟下，一个周期才1000ps。这146ps的偏差，足以让建立时间或保持时间出问题。

3.2 飞行时间对建立时间和保持时间的影响

时序分析里，飞行时间直接影响两个关键参数：建立时间裕量（Setup Margin）和保持时间裕量（Hold Margin）。

我们来看一个典型的同步时序模型：

从图上你能看到，数据飞行时间和时钟飞行时间不是独立的。它们之间的差值，决定了时序裕量的大小。

我习惯把飞行时间对时序的影响归纳为两个场景：

• 建立时间受限：数据飞行时间太长，导致数据到达接收端时，时钟采样沿已经过去了。说白了，数据“跑慢了”。
• 保持时间受限：数据飞行时间太短，导致数据在时钟采样沿之后变化太快，接收端还没来得及锁存。说白了，数据“跑快了”。

3.3 影响飞行时间的因素

飞行时间不是一成不变的。它受很多因素影响。我列几个最常见的：

影响因素	影响机制	典型偏差范围
板材Dk变化	不同批次、不同频率下Dk有差异	±5% ~ ±10%
走线宽度/厚度	影响单位长度电容，进而影响传播速度	±2% ~ ±5%
过孔	过孔引入额外的寄生电容和电感	每过孔增加5~15ps
温度	温度升高，Dk增大，传播速度变慢	±3% ~ ±8%
封装延迟	芯片封装内部的走线延迟	50~200ps（视封装类型而定）

你看，这些因素叠加起来，飞行时间的实际偏差可能达到20%以上。如果你在设计时只按理想值算，那板子回来大概率要出问题。

3.4 如何计算和补偿飞行时间

计算飞行时间，我一般分三步走：

1. 确定走线长度：从驱动端焊盘到接收端焊盘，包括过孔和封装内的走线。
2. 确定传播速度：根据板材的Dk和信号频率，查厂商提供的Dk-f曲线。不要用静态Dk值，那不准。
3. 计算总延迟：总延迟 = 走线长度 × 单位长度延迟 + 过孔延迟 + 封装延迟。

举个例子。假设一根数据线长3英寸，FR4板材，Dk=4.2，过孔2个，封装延迟80ps。那么：

单位长度延迟 = 146 ps/inch（FR4）
走线延迟 = 3 × 146 = 438 ps
过孔延迟 = 2 × 10 = 20 ps（每个过孔按10ps估算）
封装延迟 = 80 ps
总飞行时间 = 438 + 20 + 80 = 538 ps

这个538ps就是信号从驱动到接收的实际飞行时间。然后你再算时钟的飞行时间，两者一减，就知道时序裕量还剩多少。

3.5 飞行时间匹配的工程实践

在实际项目中，我们通常通过等长走线来匹配飞行时间。但等长不等于等时。为什么？因为走线在不同层的传播速度不一样。

内层走线的Dk通常比外层高一些（因为外层一侧是空气，等效Dk低）。所以同样长度的走线，内层比外层慢。我见过有人把DDR的数据线全部走内层，时钟线走外层，结果等长做到了，时序却差了100多ps。

正确的做法是：

• 先确定所有信号走同一层或Dk相近的层。
• 如果必须换层，用仿真工具计算每段的实际延迟，然后做延迟等长，而不是物理等长。
• 在PCB布局阶段，尽量让驱动端和接收端靠近，减少绝对飞行时间。

好了，飞行时间这块就聊到这儿。记住，它不是什么高深的理论，但忽略它，你的高速板子大概率要翻车。下次调试时序问题，先查飞行时间，往往能省下不少冤枉时间。