1. 叠层设计基础：为什么叠层如此重要？信号完整性与叠层的关系
做高速PCB设计这些年，我见过太多工程师一上来就急着画线、摆器件，叠层随便选个4层板或者6层板就开干。结果呢？信号跑不起来，EMI超标，改板改到崩溃。
说实话，叠层设计才是整个高速PCB设计的根基。你想想看，房子地基没打好，装修再漂亮也没用。叠层就是PCB的骨架，它决定了信号的回路、阻抗、串扰和EMI表现。
1.1 叠层到底在解决什么问题？
简单来说，叠层设计要回答三个核心问题：
- 信号走哪层？ 顶层、底层还是内层？
- 参考平面在哪？ 信号的回流路径是否完整？
- 层间距多少？ 阻抗能不能控住？串扰会不会超标？
这三个问题没想清楚，后面的仿真和测试都是白搭。我记得有一次帮客户排查一个DDR3的时序问题，板子已经打样了三版，每次都是不同的信号出问题。我一看叠层结构——6层板，信号层和参考平面隔了两层介质，回流路径绕了半个板子。嗯，这能稳定才怪。
核心观点： 叠层设计决定了信号完整性的上限。后期能做的优化，只是在叠层框架内的微调。叠层选错了，神仙也救不了。
1.2 信号完整性与叠层的四个关键关系
我习惯把叠层对信号完整性的影响归纳为四个维度。你对照着看，基本不会漏掉关键点。
| 维度 | 叠层影响 | 典型问题 |
|---|---|---|
| 阻抗控制 | 线宽、介质厚度、铜厚共同决定特性阻抗 | 阻抗不连续导致反射、振铃 |
| 回流路径 | 信号层与参考平面的距离和连续性 | 回流面积大、共模辐射、串扰 |
| 层间串扰 | 相邻信号层的间距和耦合程度 | 平行走线串扰、时序抖动 |
| 电源完整性 | 电源与地平面的间距、电容分布 | 电源纹波大、PDN阻抗超标 |
说白了，这四个维度都跟叠层的层数和层间距直接挂钩。你叠层结构定了，这些参数的上限也就定了。
1.3 一个典型的叠层结构长什么样？
拿最常见的4层板来说，我推荐的结构是这样的：
Layer 1 (Top): 信号层 + 微带线
Layer 2 (GND): 完整地平面
Layer 3 (PWR): 电源平面
Layer 4 (Bottom): 信号层 + 微带线为什么信号层紧挨着地平面？因为信号的回流电流会沿着阻抗最小的路径走。高频信号的回流电流，会集中在参考平面的正下方。如果信号层和参考平面隔得太远，回流路径就会变大，形成一个大电流环——这就是EMI的源头。
我的经验： 4层板中，信号层到参考平面的介质厚度建议控制在4-5mil以内。超过6mil，微带线的辐射就会明显增加。我曾经在一个项目里把层间距从4mil改到8mil，EMI测试直接超标了6dB。
1.4 叠层设计的核心原则
这些年我总结了几条叠层设计的铁律，你可以直接拿来用：
- 信号层必须紧邻参考平面。 没有例外。高速信号（DDR、SerDes、PCIe）必须走带状线或微带线，且参考平面必须是完整的地平面。
- 电源和地平面尽量靠近。 间距越小，平面电容越大，PDN阻抗越低。我一般控制在3-5mil。
- 避免相邻信号层平行走线。 如果必须相邻，走线方向要正交（一层水平、一层垂直），减少层间耦合。
- 对称叠层。 从板中心向两侧对称分布，防止板翘曲。特别是多层板（8层以上），不对称叠层会导致生产良率下降。
避坑指南： 我曾经在一个10层板项目里，为了省成本把两个信号层放在相邻位置，中间只隔了5mil介质。结果串扰大到DDR3的数据眼图完全闭合。最后只能加屏蔽地过孔，成本反而更高。所以，叠层上省的钱，最后都会在调试和改板上还回去。
1.5 叠层设计的知识体系
下面这张图是我自己整理的叠层设计知识框架。你可以把它当作一个检查清单，每次做叠层设计时对照着过一遍。
1.6 叠层设计的第一步做什么？
很多新手拿到项目，第一件事就是打开EDA工具开始画叠层。我的建议是——先别急。
先问自己几个问题：
- 板子上最高速的信号是什么？速率多少？
- 有多少组高速总线？DDR、SerDes、以太网？
- 板子尺寸多大？层数有没有限制？
- 成本预算多少？
这些问题决定了你需要几层板、用什么材料、层间距怎么设。我一般会先画一个叠层草图，标出每层的功能和目标阻抗，然后再去EDA里建叠层结构。
一个小技巧： 叠层草图可以用Excel画，把每层的材料、厚度、铜厚、目标阻抗都列出来。这样跟PCB厂商沟通时，直接发Excel过去，不容易出错。我这些年一直用这个办法，省了不少沟通成本。
1.7 本章小结
叠层设计不是PCB设计的第一步，而是最重要的一步。它决定了信号的阻抗、回流、串扰和电源完整性。叠层选对了，后面的设计事半功倍；选错了，改板改到怀疑人生。
记住四个关键词：阻抗、回流、串扰、PDN。这四件事做好了，叠层设计就及格了。