2. 容性耦合与感性耦合：耦合电容的形成机制、耦合电感的形成机制、容性耦合电流与感性耦合电流的叠加
串扰这东西，说白了就是一根线上的信号，通过某种方式「串」到了旁边的线上。我刚开始做高速板的时候，总觉得只要线间距拉开一点就万事大吉。结果有一次调试一个DDR3的板子，数据线眼图怎么都睁不开，折腾了两天才发现是相邻地址线的串扰在作怪。
串扰的物理根源其实就两个：容性耦合和感性耦合。你想想看，两根走线之间，既有电容又有互感，信号一跑起来，电场和磁场就会互相影响。这一章我们就来拆解这两个机制，看看它们到底是怎么形成的，又是怎么叠加的。
2.1 耦合电容的形成机制
两根平行的走线，中间隔着介质（FR4、空气、阻焊层），天然就构成了一个寄生电容。这个电容的大小，取决于几个因素：
- 走线间距：间距越小，耦合电容越大。我见过有人为了省面积，把线间距压到2倍线宽以下，结果串扰直接爆表。
- 走线长度：平行长度越长，耦合电容越大。这个很好理解，电容是分布参数，长度越长，等效面积越大。
- 介质厚度：参考层到走线层的距离越近，电场越集中，但相邻走线之间的边缘场耦合反而会减弱。嗯，这里要注意，不是越薄越好。
- 介电常数：FR4的εr大约4.2，高频材料更低一些。介电常数越高，耦合电容越大。
耦合电容的等效模型，可以看作是一个分布电容网络。每单位长度的耦合电容记为Cm，单位是pF/inch或pF/mm。在SI仿真工具里，我们通常用场求解器提取这个参数。
关键公式：容性耦合电流 Ic = Cm × dV/dt
其中dV/dt是攻击线（Aggressor）的电压变化率。信号边沿越陡，耦合电流越大。这就是为什么高速信号（比如DDR4的1.2V，上升沿200ps）比低速信号更容易产生串扰。
我在一个10Gbps的SerDes项目中遇到过这种情况：一对差分线内部的P和N之间耦合电容很大，但共模噪声反而被抑制了。说白了，差分设计就是利用耦合电容的对称性来抵消共模干扰。
2.2 耦合电感的形成机制
耦合电感，也叫互感。两根走线各自有自感L11和L22，它们之间还有互感M12。这个互感是怎么来的？
电流流过一根走线时，会在周围产生磁场。如果另一根走线处在这个磁场中，就会感应出电压。这就是法拉第电磁感应定律在PCB上的体现。
影响互感大小的因素：
- 走线间距：间距越大，互感越小。这个和电容类似，但衰减速度不同。互感随距离的衰减比电容更快一些。
- 走线长度：平行长度越长，互感越大。但要注意，互感是矢量叠加，方向很重要。
- 参考层位置：参考层越近，磁场越被约束在走线和参考层之间，互感反而减小。这就是为什么微带走线的互感比带状线小。
- 电流方向：同向电流的互感是正的，反向电流的互感是负的。差分线就是利用这个原理。
我的经验：在评估感性耦合时，不要只看互感绝对值。要结合回路电感来看。我曾经遇到一个案例，两条线互感只有0.5nH，但回路电感很大，结果感性耦合还是超标了。记住，感性耦合电流 Il = M × dI/dt，dI/dt才是真正的杀手。
2.3 容性耦合电流与感性耦合电流的叠加
好了，现在两个机制都清楚了。实际串扰是容性耦合和感性耦合的叠加。但问题来了——它们是怎么叠加的？是同向还是反向？
这取决于走线结构和信号方向。我们分两种情况讨论：
| 走线结构 | 容性耦合方向 | 感性耦合方向 | 叠加效果 |
|---|---|---|---|
| 微带线（表层） | 正向（同向） | 正向（同向） | 增强：近端串扰叠加，远端串扰抵消 |
| 带状线（内层） | 正向（同向） | 反向（异向） | 部分抵消：近端和远端串扰都减小 |
| 差分对内部 | 对称耦合 | 反向耦合 | 共模抑制：差模信号几乎不受影响 |
为什么会这样？我来解释一下。
在微带线中，电场和磁场都暴露在空气中（εr≈1），容性耦合和感性耦合的方向一致。攻击线的信号边沿上升时，容性耦合在受害线上感应出同向电流，感性耦合也感应出同向电流。两者相加，近端串扰很大。但远端呢？容性耦合和感性耦合的传播方向相反，所以远端串扰反而被抵消了一部分。
带状线就不一样了。上下都有参考层，磁场被约束在介质内部。容性耦合还是正向，但感性耦合变成了反向。两者在近端和远端都部分抵消。这就是为什么内层走线的串扰通常比表层小。
注意：以上分析基于理想情况。实际PCB中，介质不均匀、参考层不连续、过孔stub等因素都会破坏这种抵消效果。我曾经调试过一个16层的背板，内层带状线的串扰反而比表层还大，最后发现是参考层被分割了，回流路径不完整导致的。
2.4 知识体系总览
下面这张图把容性耦合和感性耦合的核心逻辑串起来了。你可以把它当作本章的「思维导图」。
2.5 实际设计中的注意事项
了解了这些机制，我们在Layout时就能有的放矢了。我个人习惯在布线前先做几步：
- 识别关键网络：时钟、数据总线、复位信号，这些是串扰的「重灾区」。
- 评估耦合长度：平行走线超过500mil就要警惕了。我一般控制在300mil以内。
- 选择合适的层：如果串扰敏感，优先走内层带状线。但要注意参考层的完整性。
- 使用3W规则：线间距≥3倍线宽，这个经验值在大多数情况下够用。但10Gbps以上就不够了，需要仿真验证。
避坑指南：我曾经在设计中把一组DDR数据线走在表层，间距按3W规则做了，结果串扰还是超标。后来发现是旁边的电源过孔产生了回流路径干扰。记住，串扰不只是线对线，还有线对过孔、线对焊盘。这些寄生效应在高速设计中都不能忽略。