反射与端接策略：信号完整性的基本功
反射，说白了就是信号在传输路径上遇到了阻抗突变，一部分能量被弹了回来。我刚开始做高速设计时，总觉得反射是个理论概念，直到有一次调试DDR3总线，眼图惨不忍睹，才真正领教了它的厉害。
这一章，我们就来聊聊反射是怎么产生的，以及怎么用端接把它压下去。
反射的形成机制
信号在传输线上传播时，每时每刻都在“看”前方的阻抗。如果阻抗不变，信号就乖乖往前走。一旦遇到阻抗变化——比如过孔、连接器、走线拐角、或者接收端输入阻抗不匹配——一部分能量就会反射回来。
反射系数 Γ 的公式很简单：
Γ = (Z_load - Z0) / (Z_load + Z0)其中 Z_load 是负载阻抗，Z0 是传输线特性阻抗。Γ 的范围在 -1 到 1 之间：
- Γ = 0：完美匹配，无反射
- Γ = 1：开路，信号全反射（同相）
- Γ = -1：短路，信号全反射（反相）
- 0 < |Γ| < 1：部分反射
关键点：反射不是一次就结束的。反射波回到源端，如果源端也不匹配，会再次反射，形成来回震荡——这就是过冲、下冲和振铃的根源。
我在一个DDR4项目中遇到过这种情况：走线阻抗控制到了50Ω，但接收端输入阻抗高达几百kΩ，反射系数接近1。结果波形上冲超过1.2V，差点把芯片烧了。嗯，从那以后我设计任何高速接口，第一件事就是算反射系数。
端接策略：四种主流方案
解决反射，核心思路就一个：让信号“看不到”阻抗突变。端接就是人为地在关键位置加上匹配电阻，把反射系数压到接近0。
下面这四种端接方案，是我在实际项目中最常用的。你想想看，每种方案都有自己的脾气，选错了可要吃苦头。
1. 源端端接（串联端接）
源端端接，就是在驱动器的输出端串一个电阻 Rs，让源端输出阻抗加上 Rs 等于传输线特性阻抗 Z0。
工作原理：信号从源端发出时，先被 Rs 和源端输出阻抗分压，幅度减半。到达接收端时，由于接收端输入阻抗很高（近似开路），信号全反射，幅度翻倍，正好恢复到满幅。反射波回到源端时，被 Rs 吸收，不再二次反射。
我的习惯：源端端接是我最常用的方案，尤其适合点对点拓扑。它功耗低，不增加直流负载，而且只需要一个电阻。但要注意，Rs 要尽量靠近驱动器的输出引脚，越近越好。
适用场景：
- 点对点连接（如时钟线、单根数据线）
- 低速到中速信号（< 200MHz）
- 对功耗敏感的设计
电阻值计算：
Rs = Z0 - R_driver_output比如 Z0=50Ω，驱动输出阻抗约 10Ω，那么 Rs 取 39Ω 或 43Ω（常用标称值）。
2. 并联端接
并联端接，就是在接收端对地（或对电源）接一个电阻 Rt，让 Rt 等于 Z0。这样接收端看到的阻抗就是 Z0，反射系数为0。
优点：匹配效果好，反射几乎完全消除。
缺点：直流功耗大——信号为高电平时，Rt 上一直有电流流过。我曾经在一个16位并行总线上用了并联端接，结果整板多了近2W的功耗，散热成了大问题。
避坑指南：并联端接的电阻值必须精确匹配 Z0，偏差超过10%效果就会明显变差。另外，如果接收端是CMOS输入，并联端接会拉低高电平电压，可能导致逻辑阈值问题。
适用场景：
- 高速信号（> 200MHz）
- 多点负载（如DDR地址线）
- 对信号质量要求极高的场合
3. AC端接
AC端接是并联端接的变种——在并联电阻 Rt 上串一个电容 C。这样直流路径被电容隔断，只有高频信号才“看到”Rt。
优点：没有直流功耗，信号摆幅不受影响。
缺点：增加了电容，占板面积大，而且电容的寄生参数会影响高频性能。
电容值选择：
C > 10 / (2π × f_low × Rt)其中 f_low 是信号的最低有效频率分量。一般取 0.1μF 到 1μF 之间。
我个人的经验：AC端接在DDR时钟线上用得比较多。时钟信号是交流耦合的，AC端接正好不消耗直流。但要注意电容的ESR和ESL，选X7R或C0G材质，别用Y5V。
4. 戴维南端接
戴维南端接，就是用两个电阻 R1 和 R2 组成分压网络，分别接到电源和地。等效阻抗等于 Z0，同时提供一个偏置电压。
电阻值计算：
R1 || R2 = Z0
V_bias = VCC × R2 / (R1 + R2)通常让 V_bias 等于 VCC/2，这样 R1 = R2 = 2 × Z0。比如 Z0=50Ω，R1=R2=100Ω。
优点：匹配效果好，同时提供直流偏置，适合某些差分信号或需要参考电平的接口。
缺点：两个电阻，占板面积大；直流功耗比并联端接还大（因为两个电阻都走电流）。
我曾经踩过的坑：在一个LVDS转单端的项目中，我用了戴维南端接，结果两个电阻发热严重，板子局部温度升了15°C。后来换成AC端接才解决问题。戴维南端接虽然效果好，但功耗真的不能忽视。
四种端接方案对比
| 端接类型 | 匹配位置 | 直流功耗 | 元件数量 | 信号摆幅 | 推荐拓扑 |
|---|---|---|---|---|---|
| 源端端接 | 源端 | 低 | 1个电阻 | 不变 | 点对点 |
| 并联端接 | 接收端 | 高 | 1个电阻 | 降低 | 多点负载 |
| AC端接 | 接收端 | 无 | 1电阻+1电容 | 不变 | 交流耦合信号 |
| 戴维南端接 | 接收端 | 很高 | 2个电阻 | 偏置可调 | 差分/参考电平 |
端接策略选择流程
下面这张图是我自己总结的端接选择流程，每次做新设计时都会过一遍：
仿真与实测对照要点
端接方案选好了，怎么验证它到底有没有用？我的做法是三步走：
- 先仿真：用IBIS模型搭一个简单的传输线仿真，看端接前后的波形对比。重点关注过冲幅度和振铃持续时间。
- 再实测：用示波器在接收端测波形。注意探头的地线要尽量短，否则测出来的振铃可能是探头引入的。
- 对照修正：如果仿真和实测偏差超过20%，检查模型参数和PCB寄生参数。我遇到过好几次，仿真完美但实测振铃严重，最后发现是过孔的寄生电容没算进去。
一个实用技巧：在仿真中，把端接电阻值上下浮动10%扫一遍，看看波形变化。这样你就知道设计对电阻精度的敏感度——有些设计用5%电阻就够了，有些必须用1%。
反射和端接，说白了就是阻抗匹配的艺术。你想想看，信号在PCB上跑，跟光在光纤里跑是一个道理——阻抗不匹配就反射，反射就失真。端接就是给信号一个“平滑的跑道”，让它安安稳稳地到达目的地。