4. 电源完整性分析：电源纹波、瞬态响应、去耦电容布局、PDN阻抗测试
电源完整性，圈里人常叫 PI。说白了，就是保证芯片的每一只电源脚，在任何时刻都能拿到它想要的电压和电流。电压低了，逻辑翻不过去；电压高了，管子击穿；电流供不上，芯片直接罢工。
我见过太多调试到半夜的案例，最后发现不是逻辑错，不是时序紧，就是电源没伺候好。所以这一章，咱们把 PI 的四个核心点掰开揉碎讲清楚。
4.1 电源纹波——别被平均值骗了
纹波是叠加在直流上的交流分量。很多人拿万用表一量，3.3V，稳得很。结果示波器一挂，好家伙，峰峰值 200mV。
为什么会这样？万用表测的是平均值，而芯片需要的是瞬时值。尤其是高速数字电路，电源噪声会直接耦合到时钟和信号上。
- 数字核心供电（如 VDD_CORE）：峰峰值 ≤ 3% VDD
- 模拟供电（如 PLL、ADC）：峰峰值 ≤ 1% VDD
- DDR 供电（VDDQ、VTT）：峰峰值 ≤ 2% VDD
测量纹波时，我习惯用 20MHz 带宽限制，去掉高频噪声干扰。探头要用弹簧接地，别用长地线夹子——那玩意儿会像天线一样收一堆噪声，测出来的数据根本没法看。
4.2 瞬态响应——负载跳变才是真考验
静态纹波测完了，不代表就没事。芯片工作状态一变，电流需求可能瞬间翻倍。比如 CPU 从休眠切到全速运行，电流从 100mA 跳到 2A，时间只有几十纳秒。
这时候电源电压会掉下去一截，再慢慢恢复。掉下去多少、恢复多快，就是瞬态响应。
| 参数 | 含义 | 典型要求 |
|---|---|---|
| 下冲幅度 | 负载跳变时电压最低点 | ≤ 5% VDD |
| 恢复时间 | 从跳变到电压回到稳态的时间 | ≤ 10 μs |
| 过冲幅度 | 负载从重变轻时的电压尖峰 | ≤ 5% VDD |
4.3 去耦电容布局——距离就是电感
去耦电容不是随便放几个就完事的。电容到芯片电源脚的距离，决定了寄生电感的大小。电感大了，高频电流就过不去。
我给大家算笔账：一个 0402 电容，焊盘到过孔的距离每增加 1mm，寄生电感大约增加 0.5nH。在 100MHz 时，这个电感产生的阻抗是 0.3Ω。看起来不大？但芯片瞬态电流变化率 di/dt 可能高达 1A/ns，0.3Ω 就能产生 300mV 的压降。
所以布局原则很简单：
- 小电容靠近芯片——0.1μF、0.01μF 的 MLCC，离电源脚不超过 2mm
- 大电容稍远——10μF、100μF 的钽电容或陶瓷电容，放在 PCB 边缘或背面
- 过孔要短——电容的电源和地过孔，直接打在焊盘旁边，别绕路
- 多个小电容并联——用不同容值（如 0.1μF + 0.01μF + 1nF）覆盖更宽频段
4.4 PDN 阻抗测试——用数据说话
PDN（Power Distribution Network）阻抗，是衡量电源网络健康度的核心指标。它描述了从芯片电源脚看进去，整个电源网络在不同频率下的阻抗特性。
测试方法用 VNA（矢量网络分析仪）做两端口测量。频率范围从 DC 到芯片工作频率的 5 倍。比如芯片跑 1GHz，就测到 5GHz。
目标阻抗怎么算？
Z_target = VDD × Ripple_ratio / I_transient
举例：
VDD = 1.8V，纹波容忍度 3%，瞬态电流 2A
Z_target = 1.8 × 0.03 / 2 = 0.027Ω = 27mΩ也就是说，从 DC 到 5GHz，整个 PDN 的阻抗不能超过 27mΩ。超过的地方，就是噪声泄漏的窗口。
我习惯把测试结果画成阻抗-频率曲线，然后跟目标阻抗线对比。哪个频段超了，就去补哪个频段的电容。
- 低频段（DC ~ 1MHz）：由 VRM 和 bulk 电容主导，阻抗一般较低
- 中频段（1MHz ~ 10MHz）：由 MLCC 电容主导，容易出现谐振尖峰
- 高频段（10MHz ~ 1GHz+）：由 PCB 平面和封装寄生决定，最难控制
4.5 知识体系总览
下面这张图，把电源完整性的四个核心维度串起来了。你调试的时候，按这个顺序排查，基本不会漏。
4.6 实战排查清单
最后，我把自己常用的排查清单列出来。你遇到电源问题，照着做就行。
- 先看纹波——示波器挂上，20MHz 带宽，看峰峰值是否超标
- 再看瞬态——跑负载跳变程序，抓下冲幅度和恢复时间
- 检查去耦电容——位置对不对？容值够不够？过孔短不短？
- 测 PDN 阻抗——VNA 扫频，看有没有频段超过目标阻抗
- 补电容——哪个频段超了，就在对应位置加相应容值的 MLCC
- 复测——改完再测一遍，直到所有指标合格