3. 传输线理论（下）：反射的形成、反射系数、阻抗匹配的四种基本拓扑
上一讲我们把传输线的特性阻抗、时延这些静态参数聊透了。这一讲咱们来点动态的——信号在线上跑起来之后，到底会发生什么？
说白了，信号在传输线上不是一路畅通的。只要遇到阻抗不连续的地方，一部分能量就会反弹回来，这就是反射。反射搞不好，波形会畸变、过冲、振铃，甚至把芯片的输入级打坏。我早年吃过这个亏，一块高速板调了三天，最后发现就是末端一个匹配电阻没焊对位置。
3.1 反射是怎么形成的？
想象一下：你推着一辆购物车在平地上走，突然前面有一段沙地。轮子阻力变了，你的手会感觉到一个反冲力。信号在传输线上也是这个道理。
信号每到一个阻抗变化点，都会问自己一个问题：「我该继续往前走多少？又该弹回去多少？」 这个比例，由反射系数 Γ 决定。
反射系数公式：
Γ = (Z_load - Z_0) / (Z_load + Z_0)其中 Z_load 是负载端的阻抗，Z_0 是传输线的特性阻抗。
Γ 的取值范围是 -1 到 +1：
- Γ = 0：完美匹配，没有反射。这是我们的终极目标。
- Γ = +1：开路（Z_load = ∞），信号全反射回来，幅度翻倍。
- Γ = -1：短路（Z_load = 0），信号全反射回来，但极性相反。
- 0 < |Γ| < 1：部分反射，这是大多数实际情况。
举个例子。我做过一个 DDR3 的板子，末端没做端接，测出来的波形过冲超过 40%。一算反射系数，Γ ≈ 0.6。嗯，信号有六成弹回来了，波形不乱才怪。
3.2 反射系数与电压波形的关联
反射不只是能量问题，它直接影响你示波器上看到的波形。入射电压 V_i 和反射电压 V_r 的关系是：
V_r = Γ × V_i负载端的实际电压 V_load 是入射波和反射波的叠加：
V_load = V_i + V_r = V_i × (1 + Γ)所以：
- 开路时，V_load = 2 × V_i，信号翻倍。
- 短路时，V_load = 0，信号被吃掉。
- 匹配时，V_load = V_i，完美传输。
你想想看，如果驱动端和负载端都不匹配，信号会在两端之间来回反弹，形成振铃。这就是为什么高速信号必须做端接。
注意：反射不是一次就结束的。信号在源端和负载端之间来回反射，每次反射都会衰减一部分。如果衰减不够快，振铃会持续好几个信号周期，直接影响时序裕量。
3.3 阻抗匹配的四种基本拓扑
知道了反射的原理，接下来就是怎么干掉它。阻抗匹配说白了就是让源端、传输线、负载端三者的阻抗尽量一致。但实际中，驱动器和接收器的阻抗往往是固定的，我们能动手脚的地方就是端接。
下面这四种拓扑，是我在项目中用得最多的。每种都有它的脾气，选错了会出问题。
3.3.1 串联端接（源端匹配）
串联端接是在驱动器的输出端串一个电阻 R_s，让源端输出阻抗加上 R_s 等于传输线的特性阻抗 Z_0。
R_s = Z_0 - R_driver其中 R_driver 是驱动器的输出阻抗，通常 CMOS 驱动器的输出阻抗在 10-30 Ω 左右。
优点：
- 功耗低，因为电阻上只有信号翻转时才消耗电流。
- 适合点对点连接。
- 不增加直流负载。
缺点：
- 只能消除二次反射，不能消除一次反射。信号到达负载端时仍然会有反射，但反射回来的信号会被源端吸收。
- 信号上升时间会变慢，因为串联电阻和负载电容形成了 RC 低通滤波。
我的经验：串联端接在 DDR 地址/控制信号上用得很多。我曾经在一个项目中把串联电阻放错了位置——放在了负载端而不是源端，结果波形惨不忍睹。记住，串联端接一定要靠近驱动端放。
3.3.2 并联端接（负载端匹配）
并联端接是在接收器的输入端并联一个电阻 R_p 到地（或到电源），让 R_p 等于 Z_0。
R_p = Z_0优点：
- 能完全消除负载端的反射。
- 信号质量好，过冲小。
缺点：
- 功耗大。信号为高电平时，电阻上一直有电流流过。
- 需要额外的电阻，增加 BOM 成本。
- 如果接到电源，会拉低高电平电压。
注意：并联端接的功耗问题在低功耗设计中很致命。我曾经算过一个项目，32 条数据线每条都做并联端接，光端接电阻就多耗了 0.5W 的功率。电池供电的产品根本扛不住。
3.3.3 戴维南端接（分压式匹配）
戴维南端接是用两个电阻 R1 和 R2 组成分压器，分别接到电源和地。等效阻抗等于 Z_0，同时提供一个偏置电压。
R1 || R2 = Z_0
V_bias = V_cc × R2 / (R1 + R2)通常让 V_bias 等于 V_cc/2，这样 R1 = R2 = 2 × Z_0。
优点：
- 能同时提供匹配和偏置。
- 适合差分信号或需要参考电压的接口。
缺点：
- 功耗比并联端接还大，因为两个电阻上都有电流。
- 占用面积大，需要两个电阻。
我记得有一次做 LVDS 接口，接收器需要共模偏置，我就用了戴维南端接。两个 100 Ω 电阻一搭，匹配和偏置一步到位，省事。
3.3.4 RC 端接（交流匹配）
RC 端接是在负载端串联一个电容 C 再并联一个电阻 R 到地。R 等于 Z_0，电容用来隔断直流。
R = Z_0
C 的选择：时间常数 τ = R × C 应大于信号上升时间的 3-5 倍优点：
- 直流功耗几乎为零，因为电容隔断了直流。
- 信号质量好。
缺点：
- 电容会占用 PCB 面积。
- 低频信号会被衰减。
- 电容的寄生参数在高频时会影响性能。
我的建议：RC 端接适合高频、低功耗的场景。比如一些 SerDes 接口的接收端就常用 RC 端接。但电容的选型要小心，我踩过坑——用了 X7R 的电容，结果信号频率一高，电容的 ESL 把匹配效果全毁了。高频场合还是用 C0G 或 NP0 比较靠谱。
3.4 四种拓扑的对比与选型
| 拓扑 | 功耗 | 信号质量 | PCB 面积 | 适用场景 |
|---|---|---|---|---|
| 串联端接 | 低 | 中等 | 小（1 个电阻） | 点对点、DDR 地址/控制 |
| 并联端接 | 高 | 好 | 小（1 个电阻） | 时钟、高速单端信号 |
| 戴维南端接 | 很高 | 好 | 中（2 个电阻） | 差分信号、需要偏置的接口 |
| RC 端接 | 极低 | 好 | 大（1 电阻 + 1 电容） | 高频、低功耗、SerDes |
选型的时候，我一般按这个思路来：
- 先看功耗预算。电池供电？优先考虑串联或 RC。
- 再看信号速率。超过 1 GHz？RC 或并联更靠谱。
- 最后看 PCB 空间。面积紧张？串联端接最省地方。
3.5 知识体系总览
下面这张图把本章的核心逻辑串起来了。从反射的形成到四种匹配拓扑，你可以一目了然地看到它们之间的关系。
3.6 避坑指南
做阻抗匹配这么多年，我踩过的坑不少。挑几个典型的说说：
- 电阻放错位置：串联端接的电阻一定要靠近驱动端，并联端接的电阻一定要靠近负载端。放反了等于白放。
- 忽略封装寄生：0402 电阻的寄生电感在高频下会改变端接效果。我做过一个 2.5 Gbps 的接口，用了 0603 电阻，结果谐振频率刚好落在信号带宽内，波形全乱了。换成 0402 才搞定。
- 电容选型不当：RC 端接的电容一定要用高频特性好的。X7R 的电容在几百 MHz 下已经变成电感了，C0G 或 NP0 才是正解。
- 多负载拓扑：如果一条线上挂了多个接收器，端接策略要重新考虑。串联端接只能匹配一个点，多负载时建议用并联或戴维南。
一个小技巧：如果你不确定该用哪种端接，先用仿真跑一下。我习惯用 HyperLynx 或 ADS 做 pre-layout 仿真，把四种拓扑都试一遍，看哪个波形最干净。仿真不花一分钱，打样回来再改就贵了。
好了，这一讲的内容就是这些。反射和匹配是信号完整性的基本功，搞懂了它们，后面讲串扰、EMI 的时候你会觉得轻松很多。记住一句话：阻抗不连续的地方，就是信号出问题的地方。