4、反射与端接（上）：反射的形成机制、源端端接与并联端接、戴维南端接与AC端接
各位好，咱们今天聊聊反射和端接。说实话，反射是信号完整性里最基础、也最绕不开的话题。我刚开始做高速设计那会儿，就被反射折腾得够呛——明明原理图看着没问题，板子回来就是跑不稳。后来才明白，反射不解决，后面做啥都是白搭。
4.1 反射是怎么来的？
反射的本质，说白了就是阻抗不连续。信号在传输线上跑，遇到阻抗变化的地方，一部分能量继续往前走，另一部分就被弹回来了。你想想看，这跟光从空气射到水面是一个道理。
反射系数 Γ 的公式很简单：
Γ = (Z_load - Z0) / (Z_load + Z0)其中 Z_load 是负载阻抗，Z0 是传输线的特性阻抗。这个值可以是正数、负数，也可以是零。Γ=0 的时候，没有反射，这就是我们追求的完美匹配。
我在项目中遇到过一种情况：某块板子的时钟线，走线长度才 2 英寸，按理说不用太担心反射。结果实测发现过冲特别大。后来一查，是驱动端输出阻抗太低，跟 50Ω 的传输线不匹配。所以别以为短线就没反射，关键看阻抗差了多少。
反射的核心规律：
- 开路反射：Γ = +1，信号全反射，电压翻倍
- 短路反射：Γ = -1，信号全反射，电压反相
- 匹配反射：Γ = 0，无反射，能量全部被吸收
反射带来的问题很直接：过冲、下冲、振铃、台阶波形。这些都会导致误触发、时序违规，严重的直接让系统崩溃。
4.2 反射的波形长什么样？
咱们来看一个典型的反射波形演化过程。假设驱动端输出一个阶跃信号，经过一段 50Ω 的传输线，末端接了一个 100Ω 的负载。
驱动端 ──── 50Ω 传输线 ──── 100Ω 负载
Zout = 10Ω Z0 = 50Ω Zload = 100Ω第一步：驱动端输出 1V，由于驱动端输出阻抗 10Ω 和传输线 50Ω 分压，实际进入传输线的电压是：
V_initial = 1V × 50Ω / (10Ω + 50Ω) = 0.833V第二步：信号到达末端，遇到 100Ω 负载，反射系数：
Γ_load = (100 - 50) / (100 + 50) = 0.333反射电压 = 0.833V × 0.333 = 0.278V，末端电压变成 0.833V + 0.278V = 1.111V。
第三步：反射波回到驱动端，驱动端输出阻抗 10Ω，反射系数：
Γ_source = (10 - 50) / (10 + 50) = -0.667反射波再次被反射，来回折腾，直到稳定。这就是振铃的成因。
我的经验： 仿真反射波形时，别只看末端波形。驱动端的波形同样重要，尤其是源端端接的时候，驱动端波形能直接反映端接效果好不好。
4.3 源端端接（串联端接）
源端端接是最常用的端接方式之一。做法很简单：在驱动端串一个电阻，让驱动端输出阻抗加上这个电阻，等于传输线的特性阻抗。
R_series = Z0 - Z_driver比如驱动端输出阻抗是 10Ω，传输线是 50Ω，那就串一个 39Ω 或 43Ω 的电阻。
源端端接的原理是：让驱动端发出的信号幅度减半，信号到达末端时全反射，电压翻倍回到正常幅度。反射波回到驱动端时，被匹配的源端吸收，不再产生二次反射。
我个人习惯在时钟线和地址线上用源端端接。它有几个好处：
- 不增加直流功耗——信号稳定后，电阻上几乎没有电流
- 只需要一个电阻，成本低
- 适合点到点的拓扑
但源端端接也有局限。我曾经在一个 DDR 项目里试过源端端接，结果发现它对多点负载（菊花链）效果不好。因为中间节点的反射情况复杂，源端端接只能保证末端匹配，中间节点的波形还是会有问题。
注意： 源端端接的电阻要尽量靠近驱动端放置，走线越短越好。我见过有人把电阻放在走线中间，结果反射照样严重，因为电阻到驱动端之间的那段走线还是没匹配。
4.4 并联端接
并联端接是在接收端对地（或对电源）接一个电阻，让负载阻抗等于传输线特性阻抗。
最简单的并联端接就是直接对地接一个 Z0 的电阻。比如 50Ω 传输线，末端对地接 50Ω。
并联端接的好处是匹配效果好，反射几乎为零。但它有个致命缺点：直流功耗大。信号为高电平时，电阻上一直有电流流过。对于 3.3V 的 CMOS 信号，50Ω 对地意味着 66mA 的静态电流，这在低功耗设计中根本没法接受。
我记得有一次做一款便携设备，用了并联端接，结果整板功耗比预期高了 20%。后来全部换成源端端接，功耗才降下来。
| 端接方式 | 优点 | 缺点 | 适用场景 |
|---|---|---|---|
| 源端端接 | 低功耗、低成本 | 只适合点对点 | 时钟、地址线 |
| 并联端接 | 匹配效果好 | 直流功耗大 | 高频、短走线 |
| 戴维南端接 | 匹配好、电平稳定 | 两个电阻、功耗大 | 差分对、总线 |
| AC 端接 | 低功耗、无直流 | 占用面积大 | 低频、时钟 |
4.5 戴维南端接
戴维南端接是用两个电阻，一个上拉到电源，一个下拉到地，并联后的等效阻抗等于 Z0。比如 50Ω 传输线，可以用 82Ω 上拉、82Ω 下拉，并联后约 41Ω，接近 50Ω。
戴维南端接的好处是：
- 提供明确的直流偏置电平
- 匹配效果比单电阻并联更好
- 适合总线结构
但代价是两个电阻占面积，而且功耗比单电阻并联还大。因为上拉和下拉都有电流。
我建议在以下场景考虑戴维南端接：
- 信号电平需要偏置到 VCC/2 附近
- 总线有多负载，需要稳定的终端电压
- 对反射要求极高，且功耗不是首要考虑因素
4.6 AC 端接
AC 端接是在并联端接的基础上，串一个电容到地。这样直流路径被电容隔断，只有交流信号才通过电阻匹配。
AC 端接的优点是：直流功耗几乎为零，匹配效果跟并联端接一样好。缺点是需要额外一个电容，占用 PCB 面积，而且电容的取值要合适。
电容的取值原则是：时间常数 RC 要远大于信号的上升时间。一般取：
C ≥ 10 × Tr / R其中 Tr 是上升时间，R 是端接电阻。比如 Tr=1ns，R=50Ω，那么 C ≥ 200pF。
嗯，这里要注意：AC 端接不适合低频信号，因为电容会滤掉低频分量，导致波形畸变。我一般只在时钟信号上用 AC 端接，数据总线很少用。
我的建议： 选择端接方式时，先看拓扑结构。点对点优先考虑源端端接；多点负载考虑戴维南或 AC 端接；功耗敏感的设计避开并联和戴维南。
4.7 本章知识体系
下面这张图总结了反射与端接的核心逻辑，方便你对照理解：