3、去耦电容原理：电容的频率特性、ESR和ESL的影响、去耦电容的选型原则、电容的安装与布局

去耦电容，说白了就是给芯片供电的「蓄水池」。我刚开始做电源完整性时，总觉得电容嘛，焊上去就行了。直到有一次，一块板子上的FPGA在高速切换时频繁复位，查了三天才发现是去耦没做好。嗯，从那以后我再也不敢小看这颗小小的电容了。

3.1 电容的频率特性——它不只是个电容

理想电容的阻抗是 Z = 1 / (2πfC)，频率越高阻抗越低。但现实中的电容，其实是个RLC串联电路。为什么会这样？因为电容有引线、有极板、有介质损耗。

实际电容的等效模型是这样的：

ESR（等效串联电阻）和 ESL（等效串联电感）串联在理想电容 C 上
—— 这就是电容的高频瓶颈所在

我习惯把电容的阻抗曲线分成三段来看：

• 容性区（低频）：阻抗随频率升高而下降，这时候电容还像个电容
• 自谐振点（SRF）：容抗等于感抗，阻抗最低，这是电容最「干净」的时刻
• 感性区（高频）：过了SRF，电容就变成了电感，阻抗反而随频率升高而上升

你想想看，如果你选了一颗电容，它的自谐振频率刚好落在你要去耦的频段上，那效果是最好的。但如果你选的电容SRF偏低，高频段它就是个电感，根本起不到去耦作用。

3.2 ESR和ESL的影响——这两个参数决定成败

ESR和ESL，是电容的「原罪」。我在项目中遇到过很多次，明明容值选对了，但纹波就是压不下去。后来一测，ESR太高了。

ESR（等效串联电阻）

• ESR决定了电容的损耗，也决定了它的发热量
• ESR越低，电容的Q值越高，自谐振点阻抗越低
• 但ESR也不是越低越好——太低的ESR会导致LC谐振峰值过高，可能引发振荡

ESL（等效串联电感）

• ESL是电容高频性能的「杀手」
• ESL越大，自谐振频率越低，高频去耦效果越差
• 不同封装的ESL差异很大：0402的ESL约0.3nH，0805约0.7nH，插件电容可能到2-5nH

电容类型	典型ESR (mΩ)	典型ESL (nH)	自谐振频率 (1μF)
MLCC 0402	5-20	0.3-0.5	~200 MHz
MLCC 0603	5-30	0.5-0.7	~150 MHz
MLCC 0805	10-50	0.7-1.0	~100 MHz
钽电容	100-500	2-4	~10 MHz
铝电解	100-1000	5-20	~1 MHz

3.3 去耦电容的选型原则——别只看容值

选电容，我一般按这个顺序来：

1. 先定频段：芯片的工作频率是多少？需要去耦的噪声频段在哪？
2. 再算目标阻抗：Z_target = V_ripple / I_transient，这是去耦的硬指标
3. 选电容类型：高频段用MLCC，中低频用钽电容或铝电解
4. 定容值和数量：并联多颗不同容值的电容，覆盖宽频段
5. 检查ESR和ESL：确保在目标频段内阻抗低于Z_target

我常用的一个经验值是：每1A瞬态电流，配1μF去耦电容。但这只是粗略估算，实际还要看芯片的datasheet和PDN仿真结果。

3.4 电容的安装与布局——焊上去不等于用好了

电容选对了，但布局不对，效果直接打五折。我见过太多人把去耦电容放在芯片旁边，但走线绕了一大圈——那跟没放差不多。

布局黄金法则

• 越近越好：电容离芯片电源引脚越近，回路电感越小。我习惯控制在2mm以内
• 走线要短要粗：从电容到芯片的走线，宽度至少是电容焊盘的1.5倍，长度不超过电容本身的宽度
• 过孔要就近：电容的接地过孔要打在电容焊盘旁边，不要绕到远端再打孔
• 小电容靠近芯片：0.1μF、0.01μF这些小容值电容，负责高频去耦，必须紧贴芯片引脚
• 大电容稍远：10μF、100μF这些大电容，负责中低频去耦和储能，可以放在芯片周边

安装方式对比

安装方式	回路电感	适用场景	我的建议
表面贴装（MLCC）	低（0.3-1nH）	高频去耦首选	能用MLCC就别用插件
插件电容	高（2-5nH）	低频储能	只在电源输入端使用
嵌入式电容	极低（<0.1nH）	超高频去耦	高端设计才考虑

3.5 实战中的几个坑

最后分享几个我踩过的坑，希望能帮你少走弯路：

• 电容离芯片太远：我曾经把去耦电容放在芯片3cm外，结果高频纹波完全没改善。后来移到1mm内，纹波降了60%。
• 过孔共享：多个电容共用一个接地过孔，回路电感成倍增加。每个电容最好有自己的接地过孔。
• 忽略PCB寄生参数：走线、过孔、焊盘都有寄生电感和电阻，这些在高频下会显著影响去耦效果。
• 电容老化：MLCC的容值会随直流偏压下降，有些甚至下降80%。选型时要考虑降额。