3、并联电容阵列：多电容并联的阻抗特性，反谐振峰的产生机理与抑制方法
做电源去耦设计，绕不开一个经典场景：你放了一堆电容，从大电解到小瓷片，密密麻麻铺在PCB上。结果一测阻抗曲线，发现某个频点冒出一个尖峰——反谐振。嗯，今天我们就来聊聊这个事。
3.1 多电容并联的初衷：宽频低阻抗
单个电容的阻抗曲线是V字型。低频段呈容性，高频段呈感性，在自谐振频率（SRF）处阻抗最低。但一个电容的带宽有限，覆盖不了从DC到GHz的宽频范围。
所以我们会并联多个不同容值的电容。大电容负责低频段，小电容负责高频段。理想情况下，它们的阻抗曲线叠加后，能形成一条平坦的低阻抗带。
核心目标：让电源分配网络（PDN）在目标频率范围内，阻抗始终低于目标值（比如1mΩ）。
但现实没那么美好。电容之间会互相影响，产生反谐振峰。
3.2 反谐振峰的产生机理
反谐振峰，说白了就是两个电容的阻抗曲线在交叉点附近打架。为什么会这样？
你看，大电容在低频段阻抗低，但过了它的SRF后，它变成感性。小电容在高频段阻抗低，但在低频段它容抗很大。在某个中间频点，大电容的感抗和小电容的容抗大小相等、相位相反——这就构成了一个并联LC谐振回路。
并联LC谐振时，阻抗趋于无穷大。于是，阻抗曲线上就冒出一个尖峰。
注意：反谐振峰的幅度取决于电容的等效串联电阻（ESR）。ESR越大，阻尼越强，尖峰越矮。但ESR太大又会增加低频阻抗，这是个取舍。
我在一个DDR4项目里遇到过这种情况。板子调通了，但眼图总是不干净。扫了一下PDN阻抗，发现2.1MHz处有个8dB的尖峰。查了半天，原来是10μF和0.1μF的电容组合不当，反谐振正好落在电源噪声敏感频段。
3.3 反谐振峰的抑制方法
抑制反谐振峰，有几种实用手段。我按效果从高到低排个序：
- 增加ESR——选ESR稍大的电容，或者串联小电阻。阻尼效果立竿见影。
- 拉开容值差距——相邻电容的容值差控制在10倍以上。比如100μF、10μF、1μF、0.1μF、0.01μF这样排。
- 减少并联种类——能用3种容值搞定，就别用5种。种类越多，反谐振峰越多。
- 优化布局——让电容靠近负载引脚，减小寄生电感。寄生电感越小，反谐振频率越高，越容易避开敏感频段。
- 使用MLCC的电压特性——某些MLCC在施加直流偏压后容值会下降，这反而能改变谐振点。嗯，这招有点取巧，但确实管用。
我的习惯：先做一次PDN仿真，看看反谐振峰落在哪里。如果落在开关频率或其谐波上，必须处理。如果落在不敏感频段，可以放一放。
3.4 并联电容阵列的阻抗特性分析
我们来看一个典型例子。假设并联以下电容：
| 电容值 | 封装 | ESR (mΩ) | ESL (nH) | SRF (MHz) |
|---|---|---|---|---|
| 100 μF | 1210 | 10 | 2.0 | 0.36 |
| 10 μF | 0805 | 5 | 1.0 | 1.59 |
| 1 μF | 0603 | 3 | 0.8 | 5.63 |
| 0.1 μF | 0402 | 2 | 0.5 | 22.5 |
| 0.01 μF | 0201 | 1 | 0.3 | 91.9 |
这些电容并联后，阻抗曲线在100kHz到100MHz之间会出现至少4个反谐振峰。最严重的一个，通常出现在10μF和1μF的交叉点附近，大约在3~5MHz。
你想想看，如果这个频点正好是DC-DC转换器的开关频率或其谐波，那电源噪声会被放大，直接耦合到信号路径上。
3.5 知识体系与核心逻辑
下面这张图，把并联电容阵列的核心逻辑串起来了：
3.6 实战中的避坑指南
我曾经在一个FPGA项目里，为了追求极低阻抗，一口气并了8种不同容值的电容。结果仿真一看，阻抗曲线像梳子一样，全是尖峰。后来老老实实减到4种，再配合适当ESR，问题才解决。
这里有几个我踩过的坑，你注意一下：
- 别迷信“越多越好”——电容种类多不等于性能好。反谐振峰的数量和种类数成正比。
- 注意PCB寄生参数——过孔、走线、焊盘都会引入额外电感。这些寄生电感会改变谐振点，甚至产生新的反谐振。
- 仿真不能省——手算只能估算趋势，精确的阻抗曲线必须靠仿真。我用的是Cadence Sigrity和Ansys SIwave。
- 留足余量——电容的实际容值有公差（通常±20%），温度变化还会漂移。设计时留出20%的余量比较稳妥。
一个小技巧：如果你发现某个反谐振峰实在压不下去，可以在那个频点附近故意加一颗ESR稍大的电容。比如用钽电容代替MLCC，牺牲一点高频性能，换整个频段的稳定。
好了，并联电容阵列的反谐振问题，说白了就是电容之间的“内斗”。理解了机理，掌握了抑制方法，你就能让它们和谐共处，为你的高速电路提供干净的电源环境。