4. 输出电容对纹波的影响

输出电容，说白了就是电源纹波的最后一道防线。我见过不少工程师花大把精力调环路、选电感，结果在电容上随便挑了个便宜的，一上示波器就傻眼了。嗯，今天咱们就把电容这事儿彻底聊透。

核心观点：输出电容的ESR决定纹波幅度，ESL决定高频尖峰，而电容类型和并联策略决定了你能不能花最少的钱达到最好的效果。

先看一个最简单的公式：

V_ripple ≈ ΔI_L × ESR

其中ΔI_L是电感纹波电流，ESR是电容的等效串联电阻。这个公式虽然粗糙，但用来估算纹波幅度非常实用。

举个例子：你的电感纹波电流是1A，电容ESR是10mΩ，那纹波大概就是10mV。如果ESR变成50mΩ，纹波就飙到50mV。线性关系，没什么好说的。

我在项目中遇到过一件事：一个5V/3A的Buck电路，输出纹波要求小于20mV。我算了一下，电感纹波电流1.5A，那ESR必须小于13.3mΩ。结果采购那边买了个ESR标称20mΩ的电容，实测纹波30mV。后来换了低ESR的钽电容，问题就解决了。

我的经验：选电容时别只看标称ESR，要关注频率特性。100kHz下的ESR和1MHz下的ESR可能差好几倍。我习惯在数据手册里找阻抗-频率曲线，那个图比任何标称值都靠谱。

ESL，等效串联电感。这东西平时不显眼，但一遇到高频就出来捣乱。

为什么？因为电容在高频下会呈现感性。你想想看，一个理想电容的阻抗是1/(2πfC)，频率越高阻抗越低。但实际电容有ESL，高频下阻抗变成2πf×ESL，频率越高阻抗反而越大。这就导致了一个现象：

V_spike ≈ L_ESL × (di/dt)

开关管切换瞬间，di/dt非常大，ESL上就会产生一个尖峰电压。这个尖峰叠加在纹波上，就成了你示波器上看到的那些毛刺。

我记得有一次调试一个DDR3的电源，纹波幅度没问题，但高频尖峰有80mV，DDR3的Vref抖动得厉害。后来查出来是电容的ESL太大，换了个小封装的陶瓷电容，尖峰直接降到20mV以下。

避坑指南：我曾经在多层陶瓷电容上吃过亏。大封装（如1210）的MLCC虽然容量大，但ESL也大。高频应用尽量选小封装（如0603、0402），或者用多个小电容并联来降低等效ESL。

这个问题，说白了就是看你的应用场景。我整理了一个对比表，方便你快速决策：

我的建议是：

一个小技巧：陶瓷电容的DC偏压特性很容易被忽略。你选一个10μF/25V的MLCC，实际在12V下可能只剩4μF。我习惯在数据手册里查Capacitance vs DC Bias曲线，或者直接降额使用，比如需要10μF就选22μF的。

多电容并联，说白了就是用数量换性能。但怎么并联，这里头有讲究。

先看等效公式：

C_total = C1 + C2 + ... + Cn
ESR_total = 1 / (1/ESR1 + 1/ESR2 + ... + 1/ESRn)
ESL_total = 1 / (1/ESL1 + 1/ESL2 + ... + 1/ESLn)

并联后容量相加，ESR和ESL都减小。但要注意，实际效果受PCB布局影响很大。

我常用的并联策略：

同容值并联：比如4个10μF并联，等效40μF，ESR和ESL都降到1/4。适合对纹波要求高的场景。
不同容值并联：比如1个100μF电解+1个10μF陶瓷+1个0.1μF陶瓷。电解负责低频，10μF负责中频，0.1μF负责高频。这种组合能覆盖更宽的频率范围。
等间距布局：电容尽量靠近负载，且均匀分布。我见过有人把四个电容堆在一起，结果等效ESL没降多少，因为走线电感抵消了并联效果。

注意：并联电容时，如果ESR差异太大，会导致电流分配不均。低ESR的电容会流过更多纹波电流，可能超过其额定纹波电流。我曾经在一个项目里并联了铝电解和陶瓷电容，结果陶瓷电容过热失效了。后来加了均流电阻才解决。

下面这张图展示了不同电容并联策略对纹波的影响：

最后说一句，电容的选择和并联策略，没有标准答案。我习惯的做法是：先根据纹波要求算出需要的ESR，再根据频率范围选电容类型，最后用仿真验证。仿真时别忘了把PCB走线电感也算进去，那个东西有时候比电容本身的ESL还大。