第2章 电容的等效模型：ESR、ESL、自谐振频率(SRF)对去耦效果的影响
很多工程师选电容，只看容值和耐压。我以前也这么干过。
结果呢？板子调不通，高频噪声死活压不下去。折腾了两天，最后发现是电容的等效串联电感(ESL)在捣鬼。
说白了，电容在高频下根本不是你想的那样。它是个RLC串联网络。不理解这个，去耦就是瞎蒙。
2.1 电容的真实面目：从理想到现实
理想电容的阻抗公式是 Z = 1/(2πfC)。频率越高，阻抗越低。多完美。
但现实中的电容，长这样：
实际电容的等效模型 = 等效串联电阻(ESR) + 等效串联电感(ESL) + 理想电容(C)
你想想看，电容的两个引脚、内部的电极和介质，都有电阻和寄生电感。频率一高，这些寄生参数就开始抢戏。
我画了个等效电路图，帮你理解：
2.2 三个寄生参数，三个坑
2.2.1 ESR：等效串联电阻
ESR是电容内部所有电阻的总和。包括引脚电阻、电极电阻、介质损耗。
ESR高了会怎样？
- 发热：纹波电流流过ESR，产生I²R损耗。电容烫手，寿命缩短。
- 滤波效果变差：ESR和电容形成分压，高频纹波衰减不够。
- 影响稳压精度：负载瞬态时，ESR上的压降会直接反映在输出电压上。
我的经验： 做DC-DC输出滤波时，我习惯把ESR控制在10mΩ以下。铝电解电容的ESR通常在几十到几百mΩ，而MLCC可以做到几mΩ。选型时别只看容值，ESR参数必须过一遍。
2.2.2 ESL：等效串联电感
这才是高频去耦的头号杀手。
ESL来自电容的引脚、内部电极和PCB走线。频率越高，ESL的感抗(2πfL)越大。
我举个例子：一个0805封装的MLCC，ESL大约在0.5~1nH。看着不大对吧？
但在100MHz时，1nH的感抗是0.628Ω。而一个100nF电容在100MHz时的容抗只有0.016Ω。你看，寄生电感把电容的阻抗抬高了近40倍！
避坑指南： 我曾经在一个2GHz的射频电路上，用了长引脚的插件电容做去耦。结果高频噪声一点没少，反而因为ESL谐振引入了新的干扰。后来换成0402封装的MLCC，问题才解决。记住：封装越小，ESL越低。
2.2.3 自谐振频率(SRF)
SRF是电容的容抗和感抗相等时的频率点。在这个点上，电容的阻抗最低，等于ESR。
公式很简单：
SRF = 1 / (2π × √(L × C))其中L是ESL，C是容值。
SRF的意义在于：
- 低于SRF时，电容呈容性，阻抗随频率下降。
- 等于SRF时，阻抗最小，去耦效果最好。
- 高于SRF时，电容呈感性，阻抗随频率上升，去耦失效。
所以，选电容不是容值越大越好。大容值电容的SRF低，高频段反而变成电感。
2.3 不同电容类型的参数对比
我整理了一张表，方便你对比：
| 电容类型 | 典型容值范围 | ESR (典型) | ESL (典型) | SRF (典型) | 适用频率 |
|---|---|---|---|---|---|
| 铝电解 | 1μF ~ 10000μF | 几十 ~ 几百 mΩ | 5 ~ 20 nH | 几十 kHz ~ 几百 kHz | < 1 MHz |
| 钽电容 | 0.1μF ~ 1000μF | 几百 mΩ ~ 几 Ω | 2 ~ 10 nH | 几百 kHz ~ 几 MHz | < 10 MHz |
| MLCC (X7R/X5R) | 1nF ~ 100μF | 几 ~ 几十 mΩ | 0.5 ~ 2 nH | 几 MHz ~ 几十 MHz | < 100 MHz |
| MLCC (NP0/C0G) | 1pF ~ 100nF | < 10 mΩ | 0.3 ~ 1 nH | 几十 MHz ~ 几百 MHz | < 1 GHz |
核心结论： 去耦不是一颗电容能搞定的。你需要用不同容值、不同封装的电容并联，形成“去耦网络”，覆盖从低频到高频的宽频段。
2.4 去耦效果的核心：阻抗曲线
去耦的本质是什么？
是给芯片提供一个低阻抗的电源路径。芯片瞬间需要大电流时，去耦电容能快速提供电荷，同时把电源轨的阻抗压到最低。
理想的去耦网络，其阻抗曲线应该是一条平坦的低阻线。但实际中，由于ESR和ESL的存在，阻抗曲线是个V形（或U形）。
我画了张图，展示不同电容并联后的阻抗曲线：
2.5 实战选型建议
说了这么多理论，来点实际的。我总结了几条选型原则：
- 先确定目标频率：芯片的工作频率、上升沿时间决定了你需要去耦的频率范围。一般取上升沿时间的倒数作为上限频率。
- 计算目标阻抗：目标阻抗 = 电源电压 × 允许纹波 / 瞬态电流。比如3.3V电源，允许5%纹波，瞬态电流2A，目标阻抗就是82.5mΩ。
- 选电容组合：从低频到高频，逐级覆盖。典型组合是：大电解(10~100μF) + 中容值MLCC(0.1~1μF) + 小容值MLCC(10~100nF) + 超小容值MLCC(1~10nF)。
- 封装越小越好：0402优于0603，0603优于0805。小封装意味着低ESL。
- 注意电压系数：MLCC的容值会随直流偏压下降。X5R/X7R在额定电压下可能损失50%~80%的容值。选型时留足余量。
我的习惯： 做板级去耦时，我通常每两个电源引脚放一组电容：一个1μF (0402, X7R) + 一个100nF (0402, X7R)。如果空间允许，再加一个10nF (0402, NP0)。这样基本能覆盖10MHz到500MHz的去耦需求。
2.6 布局对ESL的影响
选对了电容，布局不对，一切白费。
PCB走线和过孔会引入额外的寄生电感。我见过太多工程师把电容放得离芯片很远，中间还绕了好几个过孔。
结果呢？电容的ESL是1nH，但走线和过孔加起来有5nH。去耦效果大打折扣。
避坑指南： 我曾经在一个项目中，把去耦电容放在芯片的背面，通过过孔连接。结果高频噪声比不用电容还大。后来我把电容移到芯片同一面，紧挨着电源引脚，走线控制在2mm以内，问题才解决。记住：每增加1mm走线，大约增加1nH电感。
总结一下本章的核心：
- 电容不是理想的，ESR和ESL决定了它的高频性能。
- SRF是电容发挥最佳去耦效果的频率点。
- 去耦需要多颗电容并联，形成宽频低阻抗网络。
- 布局和走线对去耦效果的影响，不亚于电容本身。