2. PDN 基本组成：从 VRM 到芯片引脚的每一环
PDN 这东西，说白了就是一条给芯片送电的“高速公路”。从电源模块出发，经过电容、平面、过孔、走线，最后到达芯片内部。哪一段出了问题，芯片就“饿肚子”——电压掉、纹波大、逻辑跑飞。
我刚开始做 PDN 设计时，总觉得只要把电容堆够就行。后来吃过亏才明白：每个环节都有自己的脾气。下面我把这五个基本组成拆开讲，都是实战中绕不开的点。
核心观点：PDN 不是孤立器件，而是一条完整的能量传输链。链上任何一环的阻抗超标，都会导致电源完整性失效。
2.1 电压调节模块 (VRM)
VRM 是整个 PDN 的源头。它把系统输入电压（比如 12V 或 5V）转换成芯片需要的核心电压（比如 0.8V、1.1V）。
VRM 有两个关键指标：负载调整率和瞬态响应速度。负载调整率决定了稳态下电压的精度；瞬态响应速度决定了当芯片电流突然跳变时，电压能跌多少、多久能恢复。
我在项目中遇到过一块 FPGA 板，上电后核心电压只有 0.72V，芯片死活起不来。查了半天，发现是 VRM 的反馈采样点选在了远端，PCB 走线压降把电压拉低了。后来把反馈线改到靠近芯片焊盘的位置，问题就解决了。
实战建议：VRM 的反馈采样一定要走 Kelvin 连接，即从负载端直接引回。不要和功率路径共用走线，否则你测到的电压和芯片实际看到的电压可能差几十毫伏。
2.2 去耦电容网络
去耦电容是 PDN 的“蓄水池”。VRM 响应慢，高频电流需求全靠电容来顶。电容网络的设计核心是：在目标频率范围内把 PDN 阻抗压到目标值以下。
电容不是越多越好。我见过有人在一块板子上放了 40 颗 100nF 电容，结果 100MHz 附近的阻抗反而更高了——因为电容的 ESL 和安装电感把自谐振频率拉低了，多个电容并联反而产生了反谐振峰。
去耦电容网络通常分三层：
- 大容量电解/钽电容（10µF~1000µF）：负责低频段（<1MHz），应对大电流慢跳变。
- MLCC 陶瓷电容（0.1µF~10µF）：负责中频段（1MHz~100MHz），这是最常用的去耦层。
- 小容值高频电容（10pF~100pF）：负责高频段（>100MHz），紧贴芯片焊盘放置。
| 电容类型 | 容值范围 | 有效频率范围 | 典型应用场景 |
|---|---|---|---|
| 电解/钽电容 | 10µF ~ 1000µF | < 1 MHz | 板级 bulk 去耦、VRM 输出滤波 |
| MLCC 陶瓷电容 | 0.1µF ~ 10µF | 1 MHz ~ 100 MHz | 芯片周围中频去耦、电源平面退耦 |
| 高频电容 | 10pF ~ 100pF | > 100 MHz | BGA 焊盘背面、封装内去耦 |
注意：电容的安装电感（ESL + 焊盘 + 过孔电感）会严重抬高高频阻抗。我曾经测过一颗 0402 电容，焊盘到过孔走了 5mm 走线，自谐振频率从 200MHz 直接掉到 80MHz。所以电容到芯片的路径越短越好，过孔尽量靠近焊盘。
2.3 电源/地平面
电源平面和地平面构成了 PDN 的“主干道”。它们的作用有两个：提供低阻抗回路和形成分布电容。
平面阻抗主要由平面间距和介质厚度决定。间距越小、介质越薄，平面间的分布电容越大，高频阻抗越低。我习惯在层叠设计时把电源层和地层紧挨着放，中间隔一层很薄的介质（比如 2mil 的 prepreg），这样能天然获得几十皮法的分布电容。
平面还有一个容易被忽略的问题：平面分割。如果电源平面被过孔或走线切成了几块，电流就得绕路走，等效电感会急剧增加。我在一块 10 层板上见过一个电源平面被切成了 7 块，结果某块孤岛上的芯片电压纹波高达 80mV——把平面连起来后纹波降到了 15mV。
关键原则：电源平面和地平面必须连续、完整、紧耦合。任何分割都会引入额外的回路电感，直接拉高 PDN 阻抗。
2.4 过孔与走线
过孔和走线是 PDN 的“毛细血管”。它们把 VRM、电容、平面和芯片连接起来。但这些东西也是 PDN 中寄生电感的主要来源。
一个标准过孔（直径 0.3mm，长度 1.6mm）的寄生电感大约在 0.5nH~1nH 之间。你想想看，一颗 0402 电容的 ESL 才 0.3nH 左右，过孔的电感比电容本身还大。所以过孔数量要够、位置要近。
走线方面，我有一条铁律：电源走线宽度不要小于 10mil，大电流路径至少 30mil 以上。走线越长、越细，直流压降（IR Drop）就越大。我做过一个项目，DDR4 的 VTT 电源走线用了 8mil，结果远端电压比近端低了 50mV，DDR 训练直接失败。改成 20mil 走线后问题消失。
避坑指南：我曾经在 BGA 扇出时为了省空间，把电源过孔和地过孔放得很远。结果电流回路面积变大，辐射和串扰都上来了。后来我强制要求：每个电源过孔旁边必须有一个地过孔，间距不超过 1mm。这叫“回流过孔配对”，能有效减小回路电感。
2.5 封装与 PCB 互连
最后一段路是封装内部的互连。芯片焊盘到封装引脚，再到 PCB 焊盘，这一段路径虽然短，但寄生参数不可忽视。
封装互连的寄生电感通常在 0.1nH~0.5nH 之间，具体取决于封装类型和键合线长度。BGA 封装的互连电感比 QFP 小得多，因为 BGA 的焊球短而粗。对于高速芯片，我建议优先选择 BGA 封装，或者至少要求封装内部有去耦电容。
封装和 PCB 之间的互连还有一个关键点：焊盘设计。焊盘上的阻焊开窗、过孔位置、走线宽度都会影响互连阻抗。我见过一块板子，BGA 焊盘上的过孔打了 8 个，但全部挤在焊盘一侧，结果电流只能从一侧流入，等效电感比均匀分布大了 3 倍。
| 互连类型 | 典型寄生电感 | 典型寄生电阻 | 适用场景 |
|---|---|---|---|
| BGA 焊球 | 0.05 ~ 0.15 nH | < 1 mΩ | 高速数字芯片、FPGA、SoC |
| QFP 引脚 | 0.3 ~ 0.8 nH | 1 ~ 5 mΩ | 中低速芯片、模拟器件 |
| 键合线 (Wire Bond) | 0.5 ~ 2.0 nH | 5 ~ 20 mΩ | 传统封装、功率器件 |
注意：封装互连的寄生参数在 PDN 仿真中经常被忽略，但实际影响很大。我做过一个对比：仿真时不加封装电感，PDN 阻抗看起来完全达标；加上 0.3nH 封装电感后，1GHz 处的阻抗直接翻倍。所以做 PDN 仿真时，一定要把封装模型加进去。
好了，PDN 的五个基本组成就讲到这里。每个部分都有自己的角色，也都有自己的坑。你想想看，从 VRM 到芯片，能量要经过多少道关卡？哪一道出了问题，芯片都会“闹情绪”。