目标阻抗设计法：目标阻抗的定义、计算方法、频率分段与去耦策略
做PDN设计，绕不开一个核心概念——目标阻抗。说白了，它就是PDN的“红线”。你设计的电源分配网络，在整个工作频段内，阻抗都不能超过这条线。超过了，芯片就可能罢工。
我记得刚入行那会儿，带我的老工程师丢给我一句话：“去耦就是让PDN的阻抗曲线趴在目标阻抗下面。”当时觉得这话太糙，后来才发现，真理往往就是这么直白。
目标阻抗的定义
目标阻抗（Target Impedance，Ztarget）的定义其实很简单：
Ztarget = (VDD × Ripple%) / ΔI
其中：
- VDD —— 芯片供电电压
- Ripple% —— 允许的电压波动百分比（通常取3%~5%）
- ΔI —— 瞬态电流变化量
举个例子。一个1.2V供电的FPGA，允许5%的纹波，瞬态电流变化是10A。那么：
Z_target = (1.2 × 0.05) / 10 = 0.006 Ω = 6 mΩ6毫欧。这个数字意味着什么？你想想看，一段PCB走线的电阻可能都不止这个数。所以，去耦网络必须把整个频段的阻抗都压到6mΩ以下。
我的经验：实际项目中，ΔI往往很难精确获取。我习惯用芯片最大工作电流的50%~70%来估算。保守一点，总比流片回来发现PDN不合格要好。
目标阻抗的计算方法
计算目标阻抗，核心就是上面那个公式。但有几个坑，我踩过，得跟你说说。
第一步：确定电压和纹波要求
VDD从芯片手册里找。纹波要求呢？别只看“5%”这种笼统的数字。有些高速芯片对高频纹波特别敏感，低频反而能容忍更大的波动。我见过一个项目，手册写5%，结果高频段1%就出问题。所以，一定要看芯片手册的电源纹波频谱要求。
第二步：估算瞬态电流
ΔI的估算，有几种方法：
| 方法 | 适用场景 | 精度 |
|---|---|---|
| 芯片手册直接给出 | 大厂高端芯片 | 高 |
| 最大电流 × 50%~70% | 通用估算 | 中 |
| 功耗/电压 × 负载阶跃系数 | 有功耗数据的场景 | 中高 |
| 仿真提取 | 设计后期验证 | 高 |
我个人习惯，前期用第二种，后期用仿真校准。别一开始就钻牛角尖，先算个大概，把网络搭起来再说。
第三步：计算并留余量
算出来的Ztarget，我建议至少留20%的余量。为什么？
- 电容的容值有公差，ESR、ESL也有偏差
- PCB制造工艺有误差
- 温度变化会影响电容特性
- 芯片实际工作状态可能比估算更恶劣
我曾经在一个项目里，算出来是10mΩ，觉得刚好够用。结果量产时，一批电容的ESR偏大，PDN阻抗直接飙到12mΩ。从那以后，我设计目标阻抗时，都会按8mΩ去压。
频率分段与去耦策略
目标阻抗是一个频段内的要求，不是单点。PDN的阻抗曲线，在不同频段由不同元件主导。所以，我们需要分段去耦。
下面这张图，是我自己总结的PDN频率分段策略：
分段去耦的具体策略
低频段（DC ~ 1 kHz）
这个频段，主要由VRM（电压调节模块）和板级大电容负责。VRM的响应速度慢，但能提供稳定的直流。大电容（钽电容、铝电解）负责填补VRM响应之前的“空窗期”。
我一般会在板级放几颗100~470 μF的钽电容。注意，钽电容的ESR偏高，但低频段对ESR不敏感，所以问题不大。
中频段（1 kHz ~ 1 MHz）
这是MLCC（多层陶瓷电容）的主场。MLCC的ESR低、ESL小，非常适合这个频段。我常用的容值是1 μF、10 μF、22 μF、47 μF。
这里有个技巧：不同容值的MLCC并联，可以拓宽低阻抗频段。因为每个电容的自谐振频率不同，并联后能形成更宽的“低阻抗谷”。
避坑指南：我曾经在一个设计中，用了10颗10 μF的MLCC并联，以为效果很好。结果仿真发现，10颗同容值的电容，自谐振频率完全一样，并联后只是把阻抗曲线“压得更低”，但频段宽度没变。后来我换成4颗10 μF + 3颗22 μF + 3颗47 μF，效果明显好多了。
高频段（1 MHz ~ 100 MHz）
这个频段，电容的ESL开始成为瓶颈。小容值的MLCC（0.1 μF、0.01 μF）因为封装小、ESL低，反而表现更好。我推荐使用0402或0201封装的NP0/C0G材质电容。
另外，PCB的电源/地平面在这个频段开始起作用。平面电容（Power/Ground Plane Capacitance）可以提供极低ESL的去耦路径。所以，高频段的设计，PCB叠层结构比电容本身更重要。
超高频段（>100 MHz）
超过100 MHz，板级电容基本失效了。这时候，靠的是芯片封装内的去耦电容和PCB平面电容。平面电容的容值虽然小（通常只有nF级别），但ESL极低，自谐振频率可以做到几百MHz甚至GHz。
我见过一些高速设计，在芯片正下方的PCB内层，专门挖出电源/地平面区域，形成“嵌入式平面电容”。效果确实好，但成本也高。
去耦网络的整体设计流程
说了这么多，总结一下我的设计流程：
- 确定目标阻抗：根据芯片手册和电流估算，算出Ztarget，并留余量。
- 频率分段：把目标频段分成低频、中频、高频、超高频四段。
- 选择电容：每段选择2~3种容值，每种容值放3~5颗。注意容值要“错开”，不要全用一样的。
- 仿真验证：用SPICE或专用PDN仿真工具，跑阻抗曲线。看有没有超过目标阻抗的频点。
- 迭代优化：如果某个频段超标，增加该频段的电容数量或调整容值。
- 布局布线：电容尽量靠近芯片引脚，走线要短、要宽。高频电容更要紧贴芯片。
重要提醒：仿真只是手段，不是目的。我见过太多人，仿真曲线漂亮得很，实际测试一塌糊涂。为什么？因为仿真模型不准，或者PCB寄生参数没考虑全。所以，一定要留足余量，并且做实物测试验证。
目标阻抗设计法，说白了就是“分段包干、并联降阻”。每个频段都有对应的去耦元件，大家各司其职，共同把PDN阻抗压到红线以下。这个方法，我用了十几年，虽然细节上不断优化，但核心思路一直没变。