PDN基础：电源分配网络的组成、目标阻抗与关键参数

各位好，欢迎来到第二章。上一章我们聊了SI与PI为什么要协同设计，这一章咱们把目光聚焦在PDN——电源分配网络上。

PDN这个词，说白了就是给芯片供电的那一整条路径。从板级电源模块，到过孔、平面、封装基板，再到芯片内部的供电网格，全算在内。我刚开始做高速设计那会儿，总觉得PDN不就是铺个铜皮、多放几个电容嘛？后来被一个0.8V核电压的纹波问题折腾了整整两周，才明白PDN远没那么简单。

PDN的组成：从VRM到芯片的完整链路

一个典型的PDN，可以拆成四个层级来看：

• VRM（电压调节模块）：电源的源头。它负责把输入的电压（比如12V）转换成芯片需要的电压（比如1.2V或0.8V）。VRM的响应速度有限，一般在几十微秒到毫秒级别。
• 板级去耦电容：包括大容量的电解电容、钽电容，以及中容量的MLCC。它们负责在VRM来不及响应的时候，提供瞬态电流。
• 电源/地平面：PCB上的铜皮层。平面本身有寄生电感，但同时也提供了分布电容。嗯，这里要注意，平面之间的间距越近，分布电容越大，高频性能越好。
• 封装与芯片内部PDN：从BGA焊球到封装基板，再到芯片内部的供电网格。这一级的寄生电感往往是最难控制的。

我习惯把这四个层级画成一条阻抗曲线来看，这样能直观地发现哪个频段出了问题。

目标阻抗：PDN设计的“红线”

目标阻抗这个概念，是Intel在90年代提出来的。公式很简单：

Z_target = VDD × Ripple / ΔI

其中：

• VDD：供电电压，比如1.0V
• Ripple：允许的纹波比例，通常取3%~5%
• ΔI：瞬态电流变化，单位安培

举个例子：一个1.0V的核电压，允许3%的纹波，瞬态电流变化是10A。那么目标阻抗就是：

Z_target = 1.0 × 0.03 / 10 = 0.003 Ω = 3 mΩ

3毫欧！这个值非常小。我曾经遇到一个项目，目标阻抗算出来是1.2毫欧，结果板子做出来实测有2.8毫欧，芯片在负载跳变时直接复位。后来加了四层平面和一堆0201电容才压下去。

PDN设计的关键参数

做PDN设计，有几个参数你必须盯死。我列个表，方便大家对照：

参数	符号	单位	说明
目标阻抗	Z_target	Ω	全频段阻抗上限，PDN设计的核心指标
等效串联电阻	ESR	Ω	电容的寄生电阻，影响谐振峰高度
等效串联电感	ESL	H	电容的寄生电感，决定自谐振频率
平面电感	L_plane	H	电源/地平面之间的寄生电感
平面电容	C_plane	F	电源/地平面之间的分布电容
瞬态电流	ΔI	A	芯片工作时的电流变化幅度
纹波容限	Ripple	%	芯片允许的电压波动比例

这里面，ESR和ESL是电容选型时最关键的指标。你想想看，一个电容的ESL如果太大，它的自谐振频率就会偏低，高频段就指望不上它了。

PDN阻抗曲线的“三段式”理解

我习惯把PDN阻抗曲线分成三段来看：

1. 低频段（DC ~ 1MHz）：VRM主导。VRM的输出阻抗加上大电容的并联效果。这个频段的阻抗一般不会太高，但VRM的响应速度慢，遇到大电流跳变容易掉电压。
2. 中频段（1MHz ~ 100MHz）：MLCC和平面电容主导。这是PDN设计最头疼的区域。电容的ESR和ESL会形成谐振峰，如果谐振峰超过了目标阻抗，就会出问题。
3. 高频段（>100MHz）：封装和芯片内部PDN主导。这个频段的阻抗主要由封装基板的寄生电感和芯片内部的去耦电容决定。板级电容基本帮不上忙了。

我记得有个项目，板级PDN仿真做出来阻抗曲线很漂亮，结果实测高频段超标。查了半天，发现是封装基板的过孔电感太大。从那以后，我每次做PDN设计都会把封装模型一起拉进来仿真。

PDN设计的核心逻辑

为了让大家更直观地理解PDN设计的整体思路，我画了一张框架图：

这张图把PDN设计的流程串起来了。从输入条件开始，算目标阻抗，然后按频段分解，再通过迭代设计去逼近目标。最后验证，不达标就回头改。说白了，这就是一个不断“试错-修正”的过程。

PDN设计中的常见误区

做了这么多年PDN，我总结几个常见的坑：

• 误区一：电容越多越好。不是的。电容太多，并联后的反谐振峰反而可能更严重。我见过有人在一块板子上放了200多颗0402电容，结果阻抗曲线比只放100颗还差。
• 误区二：只看低频阻抗。有些工程师只关心DC压降，忽略了中高频段的阻抗。结果芯片在高速切换时电压塌陷，导致逻辑错误。
• 误区三：忽略封装影响。板级PDN做得再好，如果封装基板的寄生电感太大，高频阻抗照样超标。我曾经吃过这个亏，后来做PDN仿真时一定会把封装模型加进去。