2. PDN设计目标：目标阻抗定义、电压纹波与噪声容限、瞬态响应要求

做PDN设计，说白了就是给芯片提供一个干净的“电源水龙头”。你想想看，芯片在工作时电流忽大忽小，如果电源路径阻抗太大，电压就会像坐过山车一样波动。那怎么衡量这个“干净”的程度？就是我们今天要聊的三个核心目标。

2.1 目标阻抗：PDN设计的“黄金法则”

目标阻抗这个概念，我第一次接触是在做一款FPGA板子的时候。当时芯片老是无缘无故复位，查了半天，最后发现是PDN阻抗超标了。从那以后，我就把目标阻抗当成了PDN设计的“第一把尺子”。

它的定义其实很简单：

举个例子：1.2V 供电，允许 3% 纹波，瞬态电流 10A，那么目标阻抗就是：

Ztarget = (1.2 × 0.03) / 10 = 3.6 mΩ

嗯，这里要注意。目标阻抗不是一条直线，而是频率相关的曲线。低频段主要由VRM和 bulk电容负责，中频段靠MLCC，高频段则依赖PCB的平面电容和芯片封装电容。

频率范围	主要贡献者	典型阻抗值
DC ~ 1 kHz	VRM（电压调节模块）	< 1 mΩ
1 kHz ~ 1 MHz	Bulk电容（钽电容、铝电解）	1 ~ 10 mΩ
1 MHz ~ 100 MHz	MLCC（多层陶瓷电容）	0.1 ~ 5 mΩ
> 100 MHz	PCB平面电容 + 封装电容	< 0.5 mΩ

2.2 电压纹波与噪声容限

电压纹波，就是电源上的“毛刺”。它分两种：一种是低频的开关纹波（来自VRM），另一种是高频的噪声（来自芯片开关动作）。

我记得有一次做服务器主板，DDR4的供电纹波总是超标。示波器一看，低频纹波只有 10mV，但高频噪声却到了 50mV。后来发现是去耦电容的布局出了问题——电容离芯片太远，ESL（等效串联电感）把高频抑制能力全吃掉了。

噪声容限怎么定？我一般遵循这个原则：

• 核心供电（Vcore）： 纹波容限 ±3%，噪声峰值不超过 ±5%
• IO供电（VDDQ）： 纹波容限 ±5%，噪声峰值不超过 ±8%
• 模拟供电（VCCA）： 纹波容限 ±1%，噪声峰值不超过 ±2%

2.3 瞬态响应要求

瞬态响应，就是当芯片电流突然变化时，电压能多快“稳住”。比如CPU从休眠状态突然进入全速运算，电流可能在几纳秒内跳变几十安培。

这时候PDN的“反应速度”就至关重要了。我把它拆成三个指标：

1. 电压跌落（Vdroop）： 瞬态发生时，电压最低能跌到多少？通常不能低于芯片要求的 90%~95%。
2. 恢复时间（Tsettle）： 电压跌落后，需要多久才能回到稳态？一般要求在 10~100 μs 内。
3. 过冲（Overshoot）： 电流突然减小时，电压会冲高。这个冲高不能超过芯片耐压上限。

我习惯用这个公式估算瞬态响应：

Vdroop ≈ L_eff × (dI/dt)
其中 L_eff 是PDN的等效电感，dI/dt 是电流变化率。

举个例子：如果等效电感是 100 pH，电流变化率是 1 A/ns，那么电压跌落就是 100 mV。对于 1.2V 供电来说，这已经接近 8% 了——很危险。

2.4 三个目标的关联与权衡

目标阻抗、纹波容限、瞬态响应，这三个东西其实是“一荣俱荣，一损俱损”的关系。你想想看：

• 目标阻抗定得越低，需要的去耦电容就越多，成本就越高
• 纹波容限越宽松，PDN设计就越容易，但芯片可靠性会下降
• 瞬态响应要求越苛刻，对VRM和电容的布局要求就越高

我一般会先根据芯片手册确定纹波容限，然后算出目标阻抗，最后用仿真验证瞬态响应。如果瞬态响应不达标，就回头调整目标阻抗——要么加电容，要么放宽要求（当然，得和芯片厂商确认）。

说白了，PDN设计就是一场“阻抗、纹波、瞬态”的三角博弈。你不可能只优化一个指标而忽略另外两个。我个人的习惯是：先定纹波容限，再算目标阻抗，最后用瞬态仿真收尾。如果仿真没过，就回头调整——加电容、改布局、换VRM，直到三个指标都满意为止。