4、去耦电容的选型与布局：电容的ESR/ESL参数、不同容值电容的谐振频率、电容布局的黄金法则
去耦电容，说白了就是PDN里的“蓄水池”。
芯片瞬间需要大电流时，电容先顶上。电源路径有电感，电流跟不上，电容就负责“救场”。
但电容不是随便选个容值焊上去就完事的。我见过太多工程师，板子上密密麻麻全是电容，结果高频噪声照样超标。为什么？因为电容本身也有“脾气”——ESR和ESL。
4.1 电容的“隐藏参数”：ESR与ESL
理想电容的阻抗是 1/(2πfC)，频率越高阻抗越低。但现实中的电容，等效模型长这样：
ESL ESR
——/\/\/\——/\/\/\——
| |
——— C ———
这个模型里，ESR（等效串联电阻）和ESL（等效串联电感）是寄生参数。它们决定了电容在高频下的真实表现。
关键结论：
- ESR 越大，电容的“自发热”越严重，滤波效果越差。
- ESL 越大，电容的“自谐振频率”越低，高频去耦能力越差。
我做过一个项目，板子上的DDR4颗粒在1GHz附近总有辐射超标。查了半天，发现去耦电容用的是0805封装的普通MLCC，ESL接近1nH。换成0402封装、ESL只有0.3nH的电容后，问题直接消失。嗯，这就是ESL的威力。
4.2 不同容值电容的谐振频率
电容的阻抗曲线不是一直往下走的。因为ESL的存在，阻抗会在某个频率点达到最小值，然后开始反弹。这个频率点，就是自谐振频率（SRF）。
公式很简单：
SRF = 1 / (2π × √(L × C))
其中 L 是 ESL，C 是容值。
我整理了一份常见电容的SRF参考表（假设ESL=0.5nH，典型0402封装）：
| 容值 | 自谐振频率（SRF） | 适用频段 |
|---|---|---|
| 100μF | ~700 kHz | 低频去耦、稳压 |
| 10μF | ~2.2 MHz | 中低频去耦 |
| 1μF | ~7 MHz | 中频去耦 |
| 100nF | ~22 MHz | 高频去耦（经典值） |
| 10nF | ~70 MHz | 高频去耦 |
| 1nF | ~220 MHz | 超高频去耦 |
| 100pF | ~700 MHz | 射频/高速信号 |
我的经验：不要只依赖100nF电容。很多工程师习惯“每个电源引脚放一个100nF”，但实际芯片的工作频率可能高达几百MHz。100nF的SRF只有22MHz左右，再往上阻抗就开始上升了。你需要搭配更小容值的电容（如10nF、1nF）来覆盖高频段。
4.3 电容布局的“黄金法则”
电容选对了，布局不对，照样白搭。我曾经在一个FPGA项目上，电容放在芯片背面，走线绕了半圈才到电源引脚。结果仿真一看，有效电感增加了3倍，SRF直接掉到原来的三分之一。
下面这几条法则，是我这些年总结出来的“铁律”：
法则一：电容必须紧挨芯片电源引脚
走线越短，寄生电感越小。理想情况是电容焊盘直接贴着芯片的电源/地焊盘。如果做不到，走线长度不要超过1mm。
法则二：小容值电容更靠近芯片
高频电容（如1nF、100pF）对寄生电感最敏感，必须放在最靠近芯片的位置。大容值电容（如10μF、100μF）可以稍微远一点。
法则三：电源先过电容，再进芯片
电源走线应该先打到电容的焊盘，再从电容焊盘走到芯片引脚。不要先走到芯片，再分支到电容——那样电容就成“摆设”了。
法则四：地回路要短且宽
电容的地焊盘到芯片地引脚，或者到地平面的过孔，路径也要尽量短。我习惯在电容旁边直接打地过孔，距离不超过0.5mm。
法则五：多个电容并联时，错开谐振点
比如10nF和100nF并联，它们的SRF错开，可以形成更宽的“低阻抗平台”。但要注意，两个电容之间不要靠得太近，否则会产生“反谐振”尖峰。
避坑指南：我曾经在一个高速ADC的电源上，把10μF和100nF电容紧挨着放。结果在10MHz附近出现了一个阻抗尖峰，导致ADC的SNR下降了3dB。后来把两个电容拉开2mm距离，尖峰才消失。这就是“反谐振”的典型表现。
4.4 电容布局的“黄金法则”流程图
下面这张图，是我做PDN设计时经常参考的决策流程：
4.5 实战中的“黄金法则”应用
光有理论不够，我拿一个实际案例来说说。
之前做一款AI加速卡，核心芯片功耗120W，工作频率1.2GHz。PDN设计时，我用了三级去耦：
- 第一级（紧贴芯片）： 4颗1nF + 4颗100pF，0402封装，距离芯片焊盘<0.5mm。
- 第二级（稍远2-3mm）： 4颗100nF，0603封装。
- 第三级（外围区域）： 2颗10μF + 2颗100μF，0805封装。
布局时，我特意让电源走线先经过1nF电容的焊盘，再进入芯片。地过孔打在电容焊盘旁边，距离不超过0.3mm。
仿真结果：PDN阻抗在1.2GHz处只有0.8mΩ，远低于目标值2mΩ。板子回来后实测，电源纹波只有12mV，完全满足要求。
我的习惯：每次布局完电容，我都会用仿真工具扫一遍PDN阻抗曲线。如果发现某个频点阻抗异常，就检查那个频段对应的电容布局。很多时候，问题出在电容到芯片的走线太长，或者地回路绕路了。
4.6 总结一下
去耦电容的选型与布局，核心就三件事：
- 选对容值：根据芯片工作频段，选择SRF覆盖该频段的电容。高频段用小容值，低频段用大容值。
- 选对封装：高频电容用0402或更小，降低ESL。大容值电容可以用0603或0805。
- 布局到位：小电容紧贴芯片，电源先过电容，地回路最短。多个电容并联时注意反谐振。
嗯，这些法则看起来简单，但真正做起来，需要反复权衡。你想想看，一个BGA芯片下面可能只有几个平方毫米的空间，要放下十几颗电容，还要保证走线不绕路——这就是硬功夫了。