3. 寄生电感的影响：从PCB走线到芯片内部

地弹噪声的根源，说白了就是电流变化在寄生电感上产生的压降。你想想看，任何一条电流路径都不可能是理想导体——它总带着那么点电感。这些寄生电感虽然数值小，但在高速开关的瞬间，L·di/dt 足以把地平面电压打得七零八落。

我调试过一块 8 层板的 FPGA 系统，DDR3 接口总是随机出错。用示波器探头一量，芯片地引脚和板级地之间居然有 800mV 的毛刺。查到最后，问题就出在过孔电感和封装电感上。嗯，这节课我们就来拆解这些寄生电感到底怎么影响地弹。

3.1 PCB走线电感

PCB 上的走线，尤其是细长走线，是寄生电感的主要来源之一。走线电感主要由几何尺寸决定：

• 长度：电感与长度成正比，每毫米大约 0.5~1 nH
• 宽度：越宽电感越小，但影响不如长度明显
• 距参考平面高度：离地平面越远，回路面积越大，电感越大

L ≈ 0.2 × l × [ln(2l / w) + 0.5 + 0.22(w / h)]   (nH)

举个例子：一条 10mm 长、0.2mm 宽的走线，距离地平面 0.1mm，电感大约在 6~8 nH。如果信号边沿是 1ns，电流变化 100mA，那么 L·di/dt 就是 0.6~0.8V——这已经足够让逻辑误判了。

3.2 过孔电感

过孔是 PCB 上最容易被忽视的寄生电感源。一个标准过孔（直径 0.3mm，板厚 1.6mm）的电感大约在 0.5~1.5 nH。听起来不大？但别忘了，过孔往往是多个信号和电源的汇聚点。

过孔电感可以用简化公式估算：

L_via ≈ 0.2 × h × [ln(4h / d) + 1]   (nH)

其中 h 为板厚(mm)，d 为过孔直径(mm)。

3.3 封装电感

芯片封装内部的引线框架、焊球、基板走线都会贡献电感。不同封装类型的寄生电感差异很大：

• QFP/LQFP：引脚电感 3~8 nH/脚，地弹严重
• BGA：焊球电感 0.5~2 nH/球，相对较好
• QFN：底部焊盘电感 0.3~1 nH，散热和地弹表现都不错
• CSP/WLCSP：焊球电感 0.2~0.5 nH，最优

封装电感对地弹的影响，主要体现在两个方面：

1. 电源/地引脚共享电感：多个输出缓冲器共用一个地引脚时，共享电感会叠加 di/dt 效应
2. 电源-地回路电感：封装内部的电源和地回路面积越大，电感越大

V_ground_bounce = 4 nH × (8 × 10mA) / 0.5ns = 640 mV

3.4 键合线电感

键合线（bonding wire）是芯片 die 和封装引脚之间的连接线，通常是金线或铜线，直径 25~50 μm，长度 1~5 mm。键合线的电感大约在 0.5~2 nH/mm。

键合线电感的影响在高速芯片中尤为突出。我记得调试过一款 10Gbps 的 SerDes 芯片，眼图总是闭合。用 TDR 一测，发现键合线电感加上封装引线电感，总共有 6 nH，在 5GHz 频率下阻抗已经超过 200Ω，严重偏离了 50Ω 目标。

3.5 寄生电感对地弹的综合影响

现在我们把所有寄生电感串联起来看：从芯片内部到 PCB 地平面，电流路径上的总电感是：

L_total = L_bondwire + L_package + L_via + L_trace

一个典型的高速数字系统，这些电感加起来可能在 5~15 nH。如果 di/dt 达到 1A/ns，地弹电压就是 5~15V——这已经足以烧毁芯片了。

当然，实际系统中会有去耦电容、电源平面等提供低阻抗路径，但寄生电感仍然是地弹噪声的主要贡献者。

这张图把寄生电感的路径串联起来了。从芯片内部到地平面，每一段寄生电感都在贡献地弹电压。你想想看，如果每个环节都优化一点点，总电感就能降下来不少。