2. PDN 关键参数：目标阻抗、直流压降、交流阻抗、谐振频率、去耦电容的 ESR/ESL

PDN 设计，说白了就是跟几个关键参数打交道。你想想看，电源分配网络要是连这几个数都搞不清楚，后面仿真做得再花哨也是白搭。我个人习惯，拿到一块新板子，先不看原理图，先问这几个参数定了没——没定？那后面大概率要返工。

2.1 目标阻抗：PDN 设计的“红线”

目标阻抗（Target Impedance，Ztarget）是 PDN 设计里最核心的概念。它不是一个物理存在的电阻，而是一个设计约束——告诉你整个 PDN 网络在芯片工作频段内，阻抗不能超过多少。

目标阻抗计算公式：

Z_target = (VDD × Ripple%) / I_transient

其中：

  • VDD：芯片供电电压（如 1.2V、3.3V）
  • Ripple%：允许的电压波动百分比（通常 3%~5%）
  • I_transient：瞬态电流变化量（A）

举个例子。一个 1.2V 的内核供电，允许 5% 的纹波，瞬态电流变化 2A。那么：

Z_target = (1.2 × 0.05) / 2 = 0.03 Ω = 30 mΩ

嗯，30 毫欧。这个值看起来不大，但你要知道，从 VRM 到芯片焊盘，整个路径上的寄生阻抗加起来，很容易就超过这个数。

我的经验：目标阻抗不是越低越好。定得太低，电容数量翻倍、成本飙升、布局空间不够用。我见过一个项目，工程师把目标阻抗从 20mΩ 改到 50mΩ，仿真通过，测试也过了，省了 30% 的电容。关键是——你得知道你的芯片到底需要多少。

2.2 直流压降：别让电压“死在路上”

直流压降（DC Drop），就是电流从 VRM 流到芯片，沿途被铜皮、过孔、连接器吃掉的那部分电压。我曾经遇到一个案例，板子回来芯片死活不工作，量焊盘电压只有 1.05V——设计的是 1.2V。查了半天，是电源层铜皮太窄，电流密度过大，IR Drop 吃了 150mV。

直流压降主要来自：

  • 铜皮电阻：跟铜厚、线宽、长度直接相关
  • 过孔电阻：一个过孔大约 0.5~2 mΩ，数量多了不可忽略
  • 连接器/插座接触电阻：常在 5~20 mΩ 范围
因素 典型值 影响程度
1oz 铜皮方块电阻 0.5 mΩ/sq 中
标准过孔 (10mil) ~1 mΩ 低（单个）
板级连接器 5~20 mΩ 高
VRM 远端采样误差 ±10~30 mV 中

避坑指南：我曾经吃过一次亏——仿真时 DC Drop 只有 30mV，实际测试却到了 80mV。后来发现是仿真模型没考虑温度系数。铜的电阻率随温度升高而增加，板子跑热了，压降就上去了。所以做 DC 仿真时，记得把温度设到 85°C 甚至 105°C。

2.3 交流阻抗：高频下的“隐形杀手”

直流压降好理解，但 PDN 真正的挑战在高频。交流阻抗（AC Impedance）描述的是 PDN 在频率域上的表现。为什么重要？因为芯片的电流需求不是恒定的——时钟跳变、数据翻转，瞬间电流变化可以快到纳秒级。

交流阻抗的峰值，就是 PDN 的“软肋”。如果某个频率点的阻抗超标，芯片就会在这个频点附近出现电压塌陷。我见过一个 DDR 接口的案例，1GHz 附近阻抗有个尖峰，结果眼图直接闭合——加了两颗 0402 的 100pF 电容才压下去。

交流阻抗曲线通常长这样：

  • 低频段（<1MHz）：VRM 主导，阻抗低且平坦
  • 中频段（1MHz~100MHz）：去耦电容主导，阻抗有起伏
  • 高频段（>100MHz）：封装和片上电容主导，阻抗受寄生参数影响大

2.4 谐振频率：PDN 的“共振点”

PDN 本质上是一个 RLC 网络。有电感、有电容，就一定有谐振。谐振频率（Resonant Frequency）就是 PDN 阻抗出现峰值或谷值的地方。

谐振分两种：

  • 串联谐振：阻抗最低点，通常发生在电容的 SRF（自谐振频率）附近
  • 并联谐振：阻抗最高点，发生在不同容值电容组的交叉区域

并联谐振是 PDN 设计的大敌。为什么？因为两个不同容值的电容并联，它们的 ESL 和电容值会形成一个 LC 并联回路，在这个频率点上阻抗飙升。我曾经调试过一个 FPGA 板，在 40MHz 附近阻抗飙到 2Ω，目标阻抗才 100mΩ——结果就是 FPGA 内核电压在跑特定算法时掉到 0.95V。

谐振频率估算：

f_res = 1 / (2π × √(L × C))

其中 L 是回路总电感（含电容 ESL + 安装电感），C 是电容值。

2.5 去耦电容的 ESR 和 ESL：小参数，大影响

去耦电容不是理想电容。每个电容都有等效串联电阻（ESR）和等效串联电感（ESL）。这两个寄生参数，决定了电容在实际电路中的表现。

ESR 的影响：

  • 决定电容的阻尼特性——ESR 越大，谐振峰越平缓
  • 影响电容的滤波效果——ESR 太高，高频阻抗下不来
  • 产生发热——ESR 乘以纹波电流的平方，就是热损耗

ESL 的影响：

  • 决定电容的自谐振频率（SRF）——ESL 越大，SRF 越低
  • 限制高频去耦效果——超过 SRF 后，电容呈感性，阻抗随频率上升
  • 安装电感（过孔、焊盘、走线）会叠加到 ESL 上，实际 ESL 往往比 datasheet 大 2~5 倍
电容类型 典型容值范围 典型 ESR 典型 ESL SRF 范围
MLCC 0402 10pF~10μF 5~50 mΩ 200~400 pH 10MHz~1GHz
MLCC 0603 100pF~22μF 5~30 mΩ 300~600 pH 5MHz~500MHz
钽电容 1μF~1000μF 100~500 mΩ 1~5 nH 100kHz~10MHz
铝电解 10μF~10000μF 0.1~几 Ω 5~20 nH 10kHz~1MHz

我的习惯：选去耦电容时，我从来不看 datasheet 上的 ESL 值——那个是理想条件下的。实际 PCB 上，过孔和焊盘至少贡献 300~500 pH。所以我做仿真时，会把电容模型的 ESL 乘以 2 作为保守估计。宁可多留余量，不要等板子回来再改。

2.6 参数之间的关系：一张图看懂

这几个参数不是孤立的。目标阻抗定了上限，直流压降决定了低频段的基线，交流阻抗是频率域的“体检报告”，谐振频率是阻抗尖峰的位置，ESR/ESL 则是电容行为的“幕后黑手”。

下面这张图，我把它们的关系画出来了：

PDN 关键参数关系图 PDN 设计 目标阻抗 Z_target 直流压降 DC Drop 交流阻抗 Z(f) 谐振频率 f_res 去耦电容 ESR / ESL 电压纹波 & 噪声 芯片工作稳定性 EMI 辐射 设计要点 • 目标阻抗是设计目标，直流压降是低频约束，交流阻抗是频域表现 • 谐振频率决定阻抗尖峰位置，ESR/ESL 决定尖峰高度和宽度

2.7 小结：设计时怎么用这些参数

说了这么多，落地到实际设计，我一般按这个顺序来：

  1. 先定目标阻抗——跟芯片厂商确认纹波要求和瞬态电流，算出 Ztarget
  2. 做 DC 仿真——检查电源层铜皮够不够宽，过孔数量够不够，压降是否在允许范围内
  3. 选去耦电容——根据目标阻抗曲线，从低频到高频逐级选电容，注意 ESR/ESL 的叠加效应
  4. 做 AC 仿真——看阻抗曲线有没有超过目标阻抗的尖峰，找到谐振频率点
  5. 优化——调整电容数量和布局，压低谐振峰，直到全频段阻抗达标

最后提醒一句：仿真通过不代表实际没问题。我见过太多仿真漂亮的板子，回来一测阻抗超标。原因往往是——电容的安装电感没算准、PCB 叠层参数跟厂家实际工艺有偏差、温度变化导致 ESR 漂移。所以，留余量，做测试，才是 PDN 设计的正道。

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