数字电路基础回顾：组合逻辑、时序逻辑、状态机、流水线设计等RTL设计必备知识

NPU（神经网络处理单元）硬件加速器的RTL设计，本质上是在用硬件描述语言（如Verilog/SystemVerilog）构建一个高度并行的数字计算引擎。无论是卷积运算单元、激活函数模块，还是数据调度控制器，其底层都是由组合逻辑、时序逻辑、状态机和流水线这四大核心要素交织而成。本章将系统回顾这些RTL设计的必备基础知识，重点聚焦于它们在NPU加速器场景下的工程化应用与设计约束。

2.1 组合逻辑：NPU计算通路的基本构建块

2.1.1 核心原理

组合逻辑的输出仅取决于当前输入信号的组合，不包含任何存储元件。在NPU中，组合逻辑广泛存在于算术运算单元（加法器、乘法器）、数据选择器（MUX）、译码器以及各类比较器中。其核心特征是：无记忆性、无时钟依赖、传播延迟决定性能上限。

在RTL设计中，组合逻辑通常使用 assign 连续赋值语句或 always@(*) 过程块描述。对于NPU中的乘加运算（MAC），组合逻辑的深度直接决定了单周期内能够完成的运算量，进而影响整个加速器的时钟频率。

2.1.2 判断方法与设计要点

• 敏感列表完整性：在 always@(*) 块中，所有被读取的信号都必须出现在敏感列表中，否则综合工具会推断出锁存器（Latch），导致功能错误。
• 阻塞赋值：组合逻辑中应使用阻塞赋值 =，保证赋值立即生效，避免产生意外的时序行为。
• 避免反馈环路：组合逻辑中严禁出现输出反馈到输入的路径，这会产生不稳定的振荡或毛刺。
• 关键路径优化：NPU中的乘法器、加法器树是典型的关键路径，通常需要拆分为多级流水或使用DSP单元（如Xilinx DSP48E）来提升时序。

2.1.3 实战场景：NPU卷积窗口数据选择

在卷积神经网络加速器中，需要从输入特征图（Feature Map）的缓存中，根据卷积窗口的滑动位置，动态选择3×3或5×5的数据窗口送入MAC阵列。该数据选择逻辑即为典型的组合逻辑设计：

// 3x3卷积窗口数据选择器（简化版）
module window_selector(
    input  wire [7:0] line0, line1, line2,  // 三行缓存数据
    input  wire [1:0] col_offset,            // 列偏移
    output reg  [7:0] win_data [0:2][0:2]    // 3x3窗口输出
);
always @(*) begin
    for (int i = 0; i < 3; i = i + 1) begin
        for (int j = 0; j < 3; j = j + 1) begin
            case (col_offset)
                2'd0: win_data[i][j] = (j == 0) ? line0 : (j == 1) ? line1 : line2;
                2'd1: win_data[i][j] = (j == 0) ? line1 : (j == 1) ? line2 : line0;
                2'd2: win_data[i][j] = (j == 0) ? line2 : (j == 1) ? line0 : line1;
                default: win_data[i][j] = 8'h00;
            endcase
        end
    end
end
endmodule

该模块利用多路选择器实现窗口数据的循环移位，避免了复杂的地址计算，体现了组合逻辑在数据通路中的高效性。

2.1.4 常见误区与总结

2.2 时序逻辑：NPU数据同步与状态保持的核心

2.2.1 核心原理

时序逻辑的输出不仅取决于当前输入，还取决于电路的历史状态，由时钟信号驱动。在NPU中，时序逻辑用于实现寄存器堆（Register File）、计数器、移位寄存器、FIFO缓冲区以及所有需要跨周期保持的数据。其核心是时钟边沿触发和同步复位/置位机制。

2.2.2 设计规范与操作流程

1. 统一时钟域：NPU设计中应尽量使用单一主时钟，避免多时钟域带来的跨时钟域（CDC）问题。若必须使用多时钟（如AXI总线时钟与核心运算时钟），需通过异步FIFO或握手信号进行同步。
2. 同步复位优先：推荐使用同步复位，便于时序分析和仿真。异步复位虽然节省逻辑，但容易产生复位释放时的亚稳态问题。
3. 寄存器初始化：在FPGA中，寄存器上电默认值为0；在ASIC中，必须通过复位信号明确初始化，否则综合工具会报错。
4. 时序约束：所有时序逻辑路径都需要通过SDC（Synopsys Design Constraints）文件进行约束，确保建立时间和保持时间满足要求。

2.2.3 案例拆解：NPU权重缓存的行缓冲设计

在NPU中，权重数据通常按行存储，计算时需要按行读取并送入MAC阵列。以下是一个基于移位寄存器的行缓冲（Line Buffer）设计，用于实现权重数据的逐行滑动输出：

// 行缓冲移位寄存器（深度16，位宽8）
module line_buffer #(parameter DEPTH=16, WIDTH=8) (
    input  wire             clk,
    input  wire             rst_n,
    input  wire             wr_en,
    input  wire [WIDTH-1:0] din,
    output wire [WIDTH-1:0] dout
);
reg [WIDTH-1:0] mem [0:DEPTH-1];
integer i;
always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        for (i = 0; i < DEPTH; i = i + 1)
            mem[i] <= {WIDTH{1'b0}};
    end else if (wr_en) begin
        // 右移一位，新数据写入最低位
        for (i = DEPTH-1; i > 0; i = i - 1)
            mem[i] <= mem[i-1];
        mem[0] <= din;
    end
end
assign dout = mem[DEPTH-1];
endmodule

该设计在时钟上升沿将数据逐级右移，实现了权重的串行输入和并行输出，为MAC阵列提供了稳定的数据流。

2.2.4 总结复盘

时序逻辑是NPU数据流的“节拍器”。设计时应遵循“寄存器输出”原则，即所有跨模块的数据交互都通过寄存器打拍，避免组合逻辑直接驱动外部接口。同时，合理使用时钟使能替代门控时钟，以降低功耗并提高时序收敛性。

2.3 状态机：NPU控制通路的决策中枢

2.3.1 核心原理

有限状态机（FSM）是NPU控制逻辑的核心，用于管理数据加载、计算调度、结果写回等复杂操作序列。在NPU中，FSM通常控制DMA传输、MAC阵列的启动/停止、激活函数的流水线切换等。FSM分为Moore型（输出仅取决于当前状态）和Mealy型（输出取决于当前状态和输入），NPU控制逻辑中Moore型更常见，因其输出稳定、时序清晰。

2.3.2 设计方法与编码风格

• 三段式写法：第一段描述状态转移（时序逻辑），第二段描述次态逻辑（组合逻辑），第三段描述输出逻辑（时序或组合）。这种写法代码清晰、易于维护，是NPU工程中的推荐风格。
• 状态编码：对于状态数较少的控制器（如4-8个状态），使用独热码（One-Hot）可减少组合逻辑面积并提升速度；对于状态数较多的复杂控制器，使用二进制编码更节省寄存器。
• 默认状态：必须包含 default 分支，防止综合出锁存器，并确保FSM在异常情况下能回到安全状态（如IDLE）。

2.3.3 实战案例：NPU卷积计算调度FSM

假设一个NPU加速器需要完成一次3×3卷积运算，控制流程包括：等待输入数据就绪 → 加载权重 → 执行MAC计算 → 累加偏置 → 输出结果。以下为简化版FSM设计：

// 卷积控制FSM（三段式）
module conv_fsm (
    input  wire       clk, rst_n,
    input  wire       data_valid,   // 输入数据有效
    input  wire       mac_done,     // MAC计算完成
    output reg        load_weight,  // 加载权重使能
    output reg        mac_start,    // MAC启动
    output reg        result_valid  // 结果有效
);
typedef enum logic [2:0] {IDLE=3'd0, LOAD=3'd1, COMPUTE=3'd2, OUTPUT=3'd3} state_t;
state_t current_state, next_state;

// 第一段：状态寄存器
always @(posedge clk or negedge rst_n) begin
    if (!rst_n) current_state <= IDLE;
    else        current_state <= next_state;
end

// 第二段：次态逻辑
always @(*) begin
    next_state = current_state;
    case (current_state)
        IDLE:    if (data_valid) next_state = LOAD;
        LOAD:    next_state = COMPUTE;
        COMPUTE: if (mac_done)  next_state = OUTPUT;
        OUTPUT:  next_state = IDLE;
        default: next_state = IDLE;
    endcase
end

// 第三段：输出逻辑（时序输出，避免毛刺）
always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        load_weight <= 1'b0;
        mac_start   <= 1'b0;
        result_valid <= 1'b0;
    end else begin
        load_weight <= (current_state == LOAD);
        mac_start   <= (current_state == COMPUTE);
        result_valid <= (current_state == OUTPUT);
    end
end
endmodule

2.3.4 常见误区与复盘

2.4 流水线设计：NPU高性能计算的关键技术

2.4.1 核心原理

流水线设计通过将组合逻辑路径分割为多个阶段，并在阶段间插入寄存器，从而提升系统吞吐率（Throughput）。在NPU中，流水线广泛应用于MAC阵列、激活函数（如ReLU、Sigmoid）、池化单元等计算密集型模块。其核心思想是空间换时间——用额外的寄存器资源换取更高的时钟频率和吞吐量。

2.4.2 设计流程与权衡

1. 划分阶段：将关键路径拆分为多个逻辑深度相近的阶段，每级延迟尽量均衡。
2. 插入寄存器：在阶段边界插入流水寄存器，注意保持数据对齐。
3. 处理流水线冒险：包括结构冒险、数据冒险和控制冒险。在NPU中，数据冒险（如乘法结果未就绪即被下一级使用）最为常见，需通过旁路（Bypass）或停顿（Stall）解决。
4. 验证时序：流水线设计后需重新进行时序仿真，确保每级寄存器满足建立/保持时间。

2.4.3 案例拆解：NPU MAC阵列的4级流水线

一个典型的MAC运算包含乘法、加法、累加三个步骤。在NPU中，为了提升吞吐率，通常将MAC阵列设计为多级流水线。以下是一个4级流水线的MAC单元设计思路：

// 4级流水线MAC单元（简化示意）
module mac_pipeline (
    input  wire        clk, rst_n,
    input  wire [7:0]  a, b,       // 输入操作数
    input  wire [15:0] acc_in,     // 累加输入
    output reg  [15:0] acc_out
);
reg [7:0]  a_stage1, b_stage1;
reg [15:0] mul_stage2;
reg [15:0] add_stage3;
reg [15:0] acc_stage4;

// Stage 1: 输入寄存
always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        a_stage1 <= 8'h0;
        b_stage1 <= 8'h0;
    end else begin
        a_stage1 <= a;
        b_stage1 <= b;
    end
end

// Stage 2: 乘法
always @(posedge clk or negedge rst_n) begin
    if (!rst_n) mul_stage2 <= 16'h0;
    else        mul_stage2 <= a_stage1 * b_stage1;
end

// Stage 3: 加法（与累加输入相加）
always @(posedge clk or negedge rst_n) begin
    if (!rst_n) add_stage3 <= 16'h0;
    else        add_stage3 <= mul_stage2 + acc_in;
end

// Stage 4: 累加输出
always @(posedge clk or negedge rst_n) begin
    if (!rst_n) acc_stage4 <= 16'h0;
    else        acc_stage4 <= add_stage3;
end

assign acc_out = acc_stage4;
endmodule

2.4.4 流水线冒险处理与总结

在NPU的流水线设计中，最常见的冒险是数据冒险。例如，当MAC阵列的累加结果需要反馈到下一周期的输入时，若反馈路径跨越多个流水级，则必须插入旁路逻辑或暂停流水线。控制冒险则多出现在FSM与流水线的交互中，需通过预测或停顿解决。

2.5 本章总结与工程实践建议

组合逻辑、时序逻辑、状态机和流水线是NPU RTL设计的四大支柱。在实际工程中，它们并非孤立存在，而是紧密耦合：FSM控制流水线的启动与停止，组合逻辑构成流水线的计算级，时序逻辑则负责数据在流水级间的同步与缓存。设计者需要从系统层面统筹考虑，在功能正确的前提下，优化时序、面积和功耗。