第3章 数字电路基础高频题：组合逻辑、时序逻辑、状态机设计考察点与回答框架

• 是否理解竞争冒险的本质（信号路径延时差异）
• 是否掌握检测方法（卡诺图检查 + 仿真验证）
• 是否了解工程级消除手段（冗余项、寄存器、格雷码）

1. 定义现象：信号经不同路径到达汇合点时，因延时差异产生毛刺
2. 分析原因：组合逻辑门级路径长度/扇出不均衡
3. 检测方法：卡诺图检查相邻项是否被冗余项覆盖；仿真观察毛刺
4. 消除措施：增加冗余项（逻辑冒险）、输出加寄存器（功能冒险）、状态转换用格雷码

竞争冒险指路径延时差异导致输出毛刺。检测可用卡诺图检查相邻项是否被冗余项覆盖，或通过仿真观察。消除方法：增加冗余项消除逻辑冒险、输出加寄存器消除功能冒险、状态转换用格雷码。SoC 设计中还需配合 STA 分析关键路径。

如何通过卡诺图判断是否存在竞争冒险？逻辑冒险和功能冒险的本质区别是什么？

• 对基本时序概念的掌握
• 对时序收敛流程的理解
• 实际工程中处理违例的优先级与手段

1. 建立时间 T_su：时钟有效沿前数据需稳定的最小时间
2. 保持时间 T_h：时钟有效沿后数据需稳定的最小时间
3. 违例后果：产生亚稳态，导致逻辑错误
4. 修复方法：建立时间违例 → 插流水线/降频/优化组合逻辑；保持时间违例 → 加 buffer/调整时钟 skew

建立时间指时钟沿前数据需稳定的最短时间，保持时间指时钟沿后数据需稳定的最短时间。违例会导致亚稳态。建立时间违例可插流水线、降频或优化组合逻辑；保持时间违例可加 buffer 或调整时钟 skew。SoC 中优先修复保持时间违例，因其影响更隐蔽且难通过降频解决。

建立时间和保持时间能否同时优化？为什么？修复保持时间违例时，加 buffer 为什么有效？

• 对状态机编码风格的掌握
• 对可综合 RTL 设计的理解
• 代码工程化与可维护性意识

1. 三段式结构：状态跳转（时序） + 次态逻辑（组合） + 输出逻辑（时序）
2. 每段写法：第一段 always@(posedge clk)；第二段 always@(*)；第三段 always@(posedge clk)
3. 相比两段式优势：输出为寄存器输出，无组合毛刺；代码清晰易维护
4. 编码方式：独热码（面积大但速度快的场景）、格雷码（跨时钟域）、二进制码（面积最优）

三段式状态机将状态跳转、次态逻辑、输出逻辑分开。第一段 always@(posedge clk) 描述状态跳转；第二段 always@(*) 描述次态；第三段 always@(posedge clk) 描述输出。优势是输出为寄存器信号无毛刺、综合结果好、代码可读性强。相比两段式，三段式消除了组合输出的毛刺风险。

状态机编码如何选择？独热码、格雷码、二进制码分别适用什么场景？