数字电路与 Verilog 面试题：组合逻辑 · 时序逻辑 · 状态机 · 代码风格
本章是 SoC 实习生面试中最高频被问到的硬技能板块。面试官通过组合/时序逻辑对比、FSM 设计和代码风格三道题，快速判断候选人的数字电路基础是否扎实、Verilog 是否具备可综合的工程思维。以下按回答框架 → 公司画像 → 面试官画像 → 核心问答 → 项目模板组织，方便逐点攻破。
数字电路核心知识点一览
| 知识领域 | 核心概念 | Verilog 实现要点 | 面试常考点 |
|---|---|---|---|
| 组合逻辑 | 输出仅由当前输入决定；无存储；易产生毛刺 | assign / always@(*)；使用阻塞赋值 = | 组合环路、latch 避免、优先级编码 |
| 时序逻辑 | 输出依赖当前输入和过去状态；边沿触发；抗毛刺 | always@(posedge clk)；使用非阻塞赋值 <= | 建立/保持时间、亚稳态、复位方式 |
| 有限状态机 | Moore vs Mealy；三段式结构；状态编码 | 第一段时序更新状态，第二段组合计算下一状态，第三段时序输出 | 自启动、未用状态、输出毛刺 |
| 代码风格 | 可读性、可综合、可维护 | 命名语义化、模块化、对齐、注释 | 综合陷阱、Lint 规则、时钟域命名 |
面试回答框架：数字电路与 Verilog 解题路径
面试时按此路径思考：先定性（组合/时序），再约束（时钟/复位），选赋值方式，最后用规范代码表达并仿真验证。
公司侧重点分析
| 公司 / 部门 | 考查重点 | 典型出题方向 | 加分项 |
|---|---|---|---|
| 华为海思 | 时序约束、同步设计、低功耗 | 时钟分频、门控时钟、多周期路径 | 能结合工艺节点谈时序余量 |
| 紫光展锐 | 代码风格、Lint 规范、可读性 | 代码评审、命名规则、latch 避免 | 熟悉公司内部编码规范 |
| 阿里平头哥 | 状态机优化、性能与面积权衡 | 序列检测器、独热 vs 格雷编码 | 能给出面积/性能对比数据 |
| 汇顶科技 | 低功耗设计、时钟域处理 | 异步 FIFO、跨时钟域同步 | 有 CDC 验证经验 |
面试官画像梳理
常见角色：资深数字设计工程师 / 芯片设计 Lead / 验证架构师
考察心态：想在 20 分钟内确认你能否直接上手写代码、是否具备可综合的工程直觉。
- 喜欢追问“为什么”—— 比如“为什么用非阻塞赋值？”
- 关注边界条件 —— “状态机遇到未用状态怎么办？”
- 期待你主动提代码风格 —— 面试官心里有一个“代码规范检查清单”
状态机设计 · 追问路径图
面试中只要提到状态机，这 5 条追问会依次展开。提前准备好每条的回答，就能覆盖 90% 的 FSM 问题。
核心问答卡片
🎯 面试问题 1
请解释组合逻辑和时序逻辑的区别，并分别给出一个 Verilog 代码示例。
| 考察点 | 数字电路基本概念 · Verilog 赋值方式理解 · 可综合代码能力 |
| 回答框架 | ① 给出两者定义对比（有无存储、是否依赖时钟）→ ② 指出赋值方式差异（阻塞 vs 非阻塞）→ ③ 各给一段 3-5 行代码示例 → ④ 总结适用场景 |
| 示例回答 | 组合逻辑输出仅由当前输入决定，无存储单元，用 assign 或 always@(*) 实现，使用阻塞赋值。时序逻辑依赖时钟沿，有寄存器存储状态，用 always@(posedge clk) 实现，使用非阻塞赋值。组合逻辑易产生毛刺，时序逻辑可滤除毛刺保证稳定。 |
| 可能追问 | ① 阻塞赋值与非阻塞赋值的硬件行为本质区别？② always@(*) 和 assign 在组合逻辑描述上有何不同？③ 如何避免综合出 latch？ |
| 避坑提醒 | ❌ 不要在时序逻辑中使用阻塞赋值；❌ 不要在组合逻辑中使用非阻塞赋值；❌ 示例代码必须可综合，不要出现 initial 或 #delay。 |
🎯 面试问题 2
请设计一个检测 “1011” 序列的有限状态机，写出 Verilog 代码。
| 考察点 | FSM 设计能力 · 三段式写法 · 状态编码 · 自启动意识 |
| 回答框架 | ① 定义状态（S0~S4 共 5 个状态）→ ② 画出状态转移图 → ③ 写出三段式 Verilog 代码 → ④ 说明输出为脉冲 |
| 示例回答 | 采用三段式 FSM：第一段 always@(posedge clk or negedge rst_n) 更新当前状态；第二段 always@(*) 根据当前状态和输入计算下一状态；第三段 always@(posedge clk or negedge rst_n) 输出检测标志。使用独热编码，状态 S0~S4，检测到 1011 时 match 拉高一个周期。 |
| 可能追问 | ① Mealy 和 Moore 状态机在这个场景下哪个更优？② 为什么推荐三段式而不是两段式？③ 状态编码选独热还是格雷？为什么？④ 未用状态如何保证自启动？ |
| 避坑提醒 | ❌ 必须使用三段式，不要在组合逻辑中输出（会有毛刺）；❌ 未用状态必须加 default 或 full_case 处理；❌ 状态定义用 localparam 不要用 `define。 |
🎯 面试问题 3
你认为优秀的 Verilog 代码风格应该遵循哪些原则？请举例说明。
| 考察点 | 工程素养 · 代码规范意识 · 可读性与可维护性 · 综合陷阱认知 |
| 回答框架 | ① 命名规范（有语义、统一风格）→ ② 模块化设计（端口分组、功能单一）→ ③ 同步设计（统一时钟沿、避免混合）→ ④ 可读性（注释、对齐、空行）→ ⑤ 避免 latch 和组合环路 |
| 示例回答 | 优秀代码风格四要素：1)命名有语义，如 data_valid 而非 dv；2)模块端口按输入/输出分组，加方向注释；3)全部时序逻辑统一使用 posedge clk，避免混合时钟沿；4)关键逻辑添加设计意图注释。每个 if-else 或 case 保证分支完备，避免综合出 latch。 |
| 可能追问 | ① 如何避免综合出 latch？列出 3 种常见场景。② 跨时钟域代码风格有哪些注意事项？③ 哪些 Verilog 语法是不可综合的？ |
| 避坑提醒 | ❌ 不要忽视代码风格，大厂面试直接按规范打分；❌ 不要写出不可综合的代码（initial、#delay、fork/join）；❌ 组合逻辑中 case 一定要写 default，if 一定要写 else。 |
回答框架总结
数字电路与 Verilog 题目的通用回答骨架：
- 定性 —— 先区分是组合逻辑还是时序逻辑，说清楚判断依据
- 选型 —— 选择对应的 Verilog 结构（assign / always@(*) / always@(posedge clk)）
- 赋值 —— 明确使用阻塞赋值还是非阻塞赋值，并说明原因
- 规范 —— 展示良好的代码风格（命名、对齐、注释、完备分支）
- 验证 —— 简要说明如何仿真验证（波形检查、自启动测试）
按此框架回答，逻辑连贯且覆盖所有踩分点。