第1章：岗位能力画像与简历优化
FPGA研发工程师面试的第一关，是让面试官在10秒内判断你的技术栈是否匹配岗位。本章先拆解岗位核心能力维度，再给出简历优化的结构化方法。掌握本章，你就能在简历筛选和自我介绍中建立“高匹配度”的第一印象。
公司侧重点
| 公司类型 | 侧重技能 |
|---|---|
| 华为/海思 | 高速接口（SerDes、DDR4）、时序约束、芯片级验证 |
| Xilinx/AMD | Vivado工具链、HLS、Zynq架构、嵌入式协同 |
| Intel/Altera | Quartus、OpenCL、Arria/Stratix系列、低功耗设计 |
| 互联网/AI公司 | FPGA加速、DSP、CNN推理、PCIe DMA |
面试官画像
- 技术负责人（TL）：关注底层原理、时序分析、代码风格，喜欢追问“为什么用这种方案”。
- HR/综合面：考察项目总结能力、团队协作、故障排错经验，注重表达逻辑。
- 高级专家/架构师：侧重系统架构设计能力、跨时钟域处理、复杂状态机的设计思路。
问答卡片1：FPGA开发流程与工具链
常见问题：请简述FPGA的开发流程，并说明每个环节的关键工具。
回答框架： 流程按 设计→编码→仿真→综合→布局布线→静态时序分析→下载调试 展开。工具分别对应Vivado/Quartus、ModelSim/VCS、Synplify等。
简短示例：“以Vivado为例，先用Verilog写RTL，然后写testbench跑仿真；综合后检查资源利用率；布局布线后做STA，确保建立/保持时间满足；最后通过JTAG下载到板卡，用ILA抓信号调试。”
追问：如果综合后资源超标10%，你会怎么优化？（提示：复用模块、调整流水线深度、使用BRAM替代LUT。）
问答卡片2：时序约束与分析基础
常见问题：什么是建立时间(setup time)和保持时间(hold time)？FPGA中如何保证时序收敛？
回答框架： 先画触发器模型解释定义 → 说明时序路径（输入到输出、寄存器到寄存器等） → 给出常用约束命令（create_clock、set_input_delay、set_max_delay） → 分析时序报告中的 slack 并修复。
简短示例：“系统时钟100MHz对应周期10ns，若时钟偏斜1ns，则实际可用9ns。当一条路径延迟9.5ns，slack为-0.5ns（违例）；我会通过 set_false_path 标记非关键路径，或插入寄存器打一拍。”
追问：时钟域之间传递数据如何做CDC？列举至少三种同步方案。（阶段寄存器、异步FIFO、握手协议。）
问答卡片3：状态机设计与编码风格
常见问题：写出一个三段式状态机的Verilog代码，并说明每段的作用。
回答框架： 第一段：状态跳转（时序逻辑，always @(posedge clk or negedge rst_n)）；第二段：次态组合逻辑（当前态和输入决定次态）；第三段：输出逻辑（可以组合或时序）。强调可读性与避免Latch。
简短示例：“设计一个4状态序列检测机（检测‘1101’）。第一段用 current_state <= next_state；第二段 case (current_state) 根据输入赋值；第三段 assign det_out = (current_state==S3 & input==1)。”
追问：状态机编码方式选择binary、gray、one-hot各自的优缺点？项目中有过因编码导致毛刺的案例吗？