第2章：组合与时序逻辑、同步异步、竞争冒险、亚稳态
本章聚焦FPGA设计中核心的数字电路基础概念。面试官常通过这些问题考察候选人对基本功的掌握深度、异常处理意识以及工程实战经验。理解并熟练区分组合逻辑与时序逻辑、同步与异步设计、竞争冒险与亚稳态的产生机理和应对策略，是通往高级FPGA工程师的必备能力。
📌 面试问答卡片
面试问题：请解释组合逻辑与时序逻辑的区别，并在FPGA设计中分别举例。
面试官考察点：基础概念清晰度；能否结合实际项目场景；对时序路径和竞争冒险风险的理解。
回答框架：定义对比 → 输出依赖条件 → 典型电路举例 → 设计注意事项。
简短示例回答：组合逻辑输出仅取决于当前输入，如多路选择器(MUX)；时序逻辑输出依赖时钟沿和内部状态，如计数器。FPGA中组合逻辑易产生竞争冒险，需用时序逻辑打拍消除；时序逻辑需满足建立/保持时间。
可能追问：① 组合逻辑中的毛刺如何消除？② 如何用时序逻辑实现一个组合逻辑功能？③ 在高速设计中，哪种逻辑更容易造成时序违例？
面试问题：同步复位与异步复位的优缺点是什么？你会在什么情况下选择异步复位？
面试官考察点：对复位策略的理解；异步信号同步化处理经验；亚稳态意识。
回答框架：复位方式分类 → 优缺点对比 → 选择依据 → 避免复位毛刺的实践。
简短示例回答：同步复位节省资源、无亚稳态，但需时钟有效，复位信号宽度需超过一个时钟周期；异步复位响应快，但容易产生亚稳态。我常在复位树中使用异步复位同步释放电路，兼顾快速响应和可靠性。
可能追问：① 异步复位同步释放的具体电路如何实现？② 若复位信号时钟域不同如何处理？③ 为什么FPGA内部一般不推荐纯异步复位？
面试问题：什么是亚稳态？在跨时钟域设计中如何避免亚稳态？
面试官考察点：对亚稳态产生机理的理解；跨时钟域同步方法（双级/多级寄存器、异步FIFO、握手协议）。
回答框架：亚稳态定义 → 产生条件 → 概率与危害 → 常用解决方法 → 具体实现。
简短示例回答：亚稳态是时序逻辑采样输入信号时，输出在0/1之间振荡的不确定状态。常见解：跨时钟域使用两级同步器，降低MTBF；慢时钟域信号展宽；使用异步FIFO处理多位数据。
可能追问：① 两级同步器能完全消除亚稳态吗？② 异步FIFO的深度如何计算？③ 格雷码在异步FIFO中的作用？
🔧 项目案例模板
| 项目维度 | 内容描述 |
|---|---|
| 项目名称 | 多通道超声相控阵发射接收系统 FPGA 控制逻辑 |
| 业务背景 | 工业无损检测设备，需64通道高精度发射延迟控制与模拟回波采集。FPGA负责发射波形生成、接收通道切换、数字波束合成预处理。 |
| 规模指标 | 通道数64，发射延迟精度5ns，ADC采样率80Msps，FPGA逻辑资源利用率75%，单板功耗8W。 |
| 技术栈 | Xilinx Kintex-7，Vivado，Verilog，AXI4-Stream，DDR3控制器，多级同步器，异步FIFO（格雷码地址），SerDes接口。 |
| 核心难点 |
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| 面试高频追问 |
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| 可迁移回答话术 | “在该项目中，我使用了异步复位同步释放电路，使复位信号快速生效但释放时被时钟同步，避免恢复/移除时间违例。对于跨时钟域的多比特数据，我设计了一个异步FIFO，并用格雷码将写指针同步到读时钟域，从而消除多位同时变化时的亚稳态风险。” |