FPGA实习生面试宝典 - 第4节
4. 状态机设计与常见陷阱
状态机是FPGA设计的核心技能，面试常从三段式写法、编码安全、空满判断、单脉冲检测四个维度考查。本章拆解高频问答与项目模板，帮你避开“组合反馈”、“漏边沿”等陷阱。
面试问答 1：请编写三段式状态机并说明优点
面试问题：请现场编写一个 Moore 型三段式状态机（例如序列检测“101”），并解释三段式相对于两段式的优势。
考察点：编码规范、时序理解、输出毛刺认知。
回答框架：① 状态定义（参数化）→ ② 状态寄存器（时序逻辑）→ ③ 次态逻辑（组合，赋值next_state）→ ④ 输出逻辑（组合或时序）。
简短示例回答：用三个 always 块：第一块 posedge clk 更新 state <= next_state；第二块组合逻辑 case(state) 根据输入跳转；第三块组合逻辑 case(state) 输出结果。避免了两段式中输出与次态混合导致的组合反馈，调试更方便。
可能追问：为什么三段式输出可以无毛刺？如果输出要延迟一拍如何修改？
面试问答 2：状态编码如何选择？独热码与二进制码的取舍
面试问题：状态机编码时，独热码和二进制码分别适用于什么场景？
考察点：资源与速度的权衡、综合工具能力。
回答框架：① 独热码 → 每个状态1bit，译码逻辑简单，速度更快，适合小型FSM（小于8状态）；② 二进制码 → 状态少时寄存器更省，适合大型FSM；③ 格雷码 → 相邻状态切换只变1bit，适合跨时钟域。
简短示例回答：Xilinx 推荐独热码用于 4-8 状态的小型状态机，因为 LUT 多而寄存器丰富；超 20 状态建议用二进制以减小组合逻辑面积。实际开发中会加 `(* FSM_ENCODING="one-hot" *)` 综合属性控制。
可能追问：独热码为什么不会产生毛刺？如果用二进制码，如何避免竞争？
面试问答 3：同步FIFO空满判断与单脉冲检测实现
面试问题：如何设计同步 FIFO 的空满指示？单脉冲检测（边沿检测）电路怎么写？
考察点：计数器比较、格雷码（异步）、边沿捕获。
回答框架：① 空：读指针等于写指针；满：写指针等于读指针加深度（指针位宽多1位）。② 单脉冲检测：两级寄存器打拍，将当前信号与前拍异或。
简短示例回答：同步 FIFO 用 n+1 位计数器比较，高位不同且低位相同为满。单脉冲检测：`reg q1,q2; always@(posedge clk) {q2,q1}<={q1,in}; assign pulse = q1 & ~q2;` 检测上升沿。
可能追问：异步 FIFO 如何用格雷码同步指针？为什么格雷码能避免亚稳态？
项目案例：异步 FIFO 设计（跨时钟域数据缓冲）
| 项目名称 | 异步 FIFO 控制器（深度256，位宽8） |
| 业务背景 | ADC 采样数据 50MHz 写入，DSP 处理器 100MHz 突发读取，需缓冲跨时钟域数据，防止丢失。 |
| 规模指标 | 深度 256，读写位宽 8bit，工作频率 100MHz，占用约 2Kbit BRAM + 50 LUT + 30 FF，空满判断无误。 |
| 技术栈 | Verilog-2001，Vivado 2023.1，双端口 BRAM，二进制/格雷码转换器。 |
| 核心难点 | ① 写时钟域到读时钟域的指针同步用两级寄存器 + 格雷码，避免亚稳态；② 空满标志生成需预留一个比较周期，防止误判；③ 地址递增避免竞争。 |
| 面试高频追问 | • 为什么格雷码能降低亚稳态概率？因为相邻状态只变1bit。 • 空满标志提前一拍输出如何保证不出错？用(n+1)位指针比较，高位组合完成。 • 深度为什么选256？依据最大突发长度64 × 4倍余量。 |
| 可迁移回答话术 | “对于跨时钟域 FIFO，我采用双端口 BRAM 存储，用格雷码同步写/读指针。空满判断逻辑先比较格雷码最低位和次高位，避免组合路径竞争。最后用两级寄存器打拍，保证采样稳定。此方案已通过后仿时序收敛验证。” |