第3章 数字电路基础、时序分析、STA、综合流程
本章聚焦数字电路时序核心原理与EDA工具实践。掌握建立/保持时间、STA流程及综合优化逻辑，是大厂面试的高频考查点。以下通过可视化框架、速查表格和典型问答，帮助快速构建结构化应答体系。
📊 STA 关键参数速查表
| 概念 | 定义 | 检查方式 | 违例修复方向 |
|---|---|---|---|
| 建立时间 (Setup) | 数据在时钟沿前必须稳定的最小时间 | 检查 data path delay + setup time ≤ clock period + clock skew | 增大周期、降低路径延迟、插入缓冲器 |
| 保持时间 (Hold) | 数据在时钟沿后必须稳定的最小时间 | 检查 data path delay ≥ hold time + clock skew | 增加延迟、插入延迟单元、调整时钟树 |
| 时钟抖动 (Jitter) | 时钟沿的不确定性偏移 | 在 setup/hold margn 中扣除抖动值 | 优化时钟源、减少 PLL 噪声 |
| 时钟偏差 (Skew) | 同一时钟到达不同触发器的差异 | 计算全局/本地偏差后计入路径延迟 | 改进时钟树综合、平衡负载 |
🎯 面试问答 1：建立时间与保持时间
面试问题：请解释建立时间和保持时间，以及如何在STA中检查它们？
面试官考察点：数字电路基础概念清晰度、STA时序检查逻辑、工程实践经验。
回答框架：定义 → 检查条件 → 违例示例 → 修复方法。
简短示例回答（95字）：建立时间要求数据在时钟沿之前稳定，保持时间要求时钟沿之后数据稳定。STA 通过比较数据路径延迟与时钟延迟，计算 setup slack = Tclk - Tdq - Tcomb - Tsetup，hold slack = Tdq + Tcomb - Thold。若 slack 为负则违例，可通过调整时钟周期、插入缓冲器或优化逻辑修复。
可能追问：时钟抖动和时钟偏差分别如何影响建立时间和保持时间？请举例说明如何根据违例方向选择修复策略。
⚠️ 避坑提醒：不要混淆 setup 和 hold 的检查公式；注意 clock skew 对 setup 和 hold 的影响方向相反（setup 加 skew 有利，hold 减 skew 有利）。
🎯 面试问答 2：STA 流程
面试问题：请描述静态时序分析（STA）的主要步骤。
面试官考察点：STA整体方法论、工具操作经验、时序约束理解。
回答框架：输入准备 → 构建时序图 → 计算路径延迟 → 报告违例 → 优化迭代。
简短示例回答（89字）：STA 步骤包括：① 读取综合网表、工艺库和约束文件；② 提取时钟拓扑，创建时序弧；③ 遍历所有路径计算建立时间和保持时间；④ 生成时序报告，标记违例路径；⑤ 针对违例进行逻辑优化或物理设计调整，重新运行 STA 直至收敛。
可能追问：如何区分 setup 和 hold 违例的优先级？哪些路径类型（reg-to-reg、IO、异步）需要特殊处理？
⚠️ 避坑提醒：不要遗漏异步复位同步释放路径的时序检查；注意 multi-cycle paths 需要手动设置例外约束。
🎯 面试问答 3：逻辑综合流程与时序影响
面试问题：请说明逻辑综合的基本流程，并解释综合如何影响最终时序。
面试官考察点：综合各阶段理解、库文件作用、约束传递性。
回答框架：RTL 读取 → 编译优化 → 映射到工艺库 → 时序优化 → 输出网表。
简短示例回答（92字）：逻辑综合流程：① 读入 RTL 代码并设置设计约束；② 高层次优化如资源共享、常量传播；③ 映射到标准单元库；④ 基于时序约束进行门级优化（插入缓冲器、调整扇出）；⑤ 输出门级网表。综合中的时序驱动优化直接决定 STA 结果，约束越准确，时序收敛越快。
可能追问：综合中如何处理 clock gating 电路？综合与物理设计之间的时序差距如何预估？
⚠️ 避坑提醒：不要忽略综合后的 DFT 扫描链插入对时序的影响；注意 set_clock_uncertainty 应包含 jitter 和 skew 余量。