高频面试问题与回答框架：常见问题分类、答题结构（STAR/PRM）、公司侧重点
章节定位：面试中80%的DFT问题可归为4类，掌握STAR与PRM两种框架，能覆盖95%的应答场景。不同公司对考察维度的权重差异明显，本章帮你建立“问题-框架-公司”三维映射。
| 问题类型 | 典型问题举例 | 推荐框架 | 核心考察点 |
|---|---|---|---|
| 🔧 技术原理类 | Scan chain 工作原理？ATPG 的 fault coverage 怎么算？ | PRM（问题→原理→方法） | 理论基础深度、公式推导能力 |
| 📦 项目经验类 | 介绍一个你负责的 DFT 项目？遇到的最大挑战？ | STAR（情境→任务→行动→结果） | 项目复杂度、角色贡献、量化成果 |
| 🔍 简历深挖类 | 你简历里写的“优化 test time 20%”具体怎么做的？ | STAR（侧重行动细节与技术决策） | 真实性、技术细节、逻辑性 |
| 🧠 开放性问题 | 如何设计一个低功耗 DFT 方案？ | PRM（问题拆解→原理分析→多方法对比） | 系统思维、知识广度与权衡能力 |
💡 使用建议： 面试前将问题归类，快速匹配框架。对于“项目经验类”和“简历深挖类”，务必用STAR讲故事；对于“技术原理类”和“开放性问题”，PRM能展现系统思维。面试官会通过追问验证框架是否生硬，因此每个框架都要有真实案例支撑。
📌 面试问题 1：请详细解释 scan chain 的工作原理，并说明它对 ATPG 有什么影响？
🎯 考察点： DFT 基础理论深度（PRM 框架的“原理”层）、能否从电路层面和测试层面双向解释、是否理解 trade-off。
📐 回答框架：PRM （问题→原理→方法）
1. 问题：scan chain 在 DFT 中用于将寄存器串联成移位寄存器。
2. 原理：通过 scan_enable 控制 shift/capture 模式，实现内部状态可控可观测。
3. 方法：ATPG 利用 scan chain 将 fault 传播到主输出，提升 fault coverage。
1. 问题：scan chain 在 DFT 中用于将寄存器串联成移位寄存器。
2. 原理：通过 scan_enable 控制 shift/capture 模式，实现内部状态可控可观测。
3. 方法：ATPG 利用 scan chain 将 fault 传播到主输出，提升 fault coverage。
📝 简短示例回答（80字）：
Scan chain 通过 scan_enable 切换 shift/capture 模式，将寄存器串联形成扫描路径，使内部节点可被串行加载/卸载。ATPG 依赖 scan chain 提供直接 controllability 和 observability，能将 stuck-at fault 传播到主输出，通常 coverage 可从 60% 提升至 95% 以上。
🔍 可能追问：
- 为什么 scan chain 会增加芯片面积？具体估算方法？
- 当 scan chain 长度过长时，对 test time 有什么影响？如何优化？
- ATPG 算法中 D-algorithm 和 PODEM 的区别是什么？
⚠️ 避坑提醒： 不要只背定义！必须结合具体数字（如 coverage 提升幅度）和实际电路结构（如 MUX 插入位置）。避免把 scan chain 和 boundary scan 混淆。
📌 面试问题 2：请分享一个你做过的最复杂的 DFT 项目，你扮演了什么角色？遇到的最大技术难题是什么？
🎯 考察点： 项目复杂度与角色贡献（STAR 框架）、技术深度、团队协作意识、量化成果意识。
📐 回答框架：STAR （情境→任务→行动→结果）
1. 情境：某 7nm AI 芯片，超大规模 SoC，含 16 个 PLL 域，scan chain 长度 2000+。
2. 任务：负责全芯片 DFT 实现，目标是 coverage ≥ 98%，test time ≤ 50ms。
3. 行动：设计分段 scan 并采用 ATPG 压缩模式，编写脚本自动修复 DRC 违规。
4. 结果：coverage 达到 98.5%，test time 降低 30%，节省 2 周 debug 时间。
1. 情境：某 7nm AI 芯片，超大规模 SoC，含 16 个 PLL 域，scan chain 长度 2000+。
2. 任务：负责全芯片 DFT 实现，目标是 coverage ≥ 98%，test time ≤ 50ms。
3. 行动：设计分段 scan 并采用 ATPG 压缩模式，编写脚本自动修复 DRC 违规。
4. 结果：coverage 达到 98.5%，test time 降低 30%，节省 2 周 debug 时间。
📝 简短示例回答（95字）：
在 7nm AI 芯片项目中，我负责全芯片 DFT 实现。芯片含 16 个时钟域，scan chain 超过 2000 个寄存器。我采用分段 scan 结合 ATPG 压缩，将 chain 长度控制在 500 以内，并自研脚本自动修复 DRC 违规。最终 coverage 98.5%，test time 仅 45ms，比目标降低 10%。
🔍 可能追问：
- 分段 scan 的分段原则是什么？如何保证跨时钟域测试覆盖？
- DRC 违规主要有哪些类型？你修复了哪些典型的规则？
- 如果现在让你重新设计，你会做什么改进？
⚠️ 避坑提醒： 不要只说“我负责了 DFT”，一定要给出具体的技术细节和量化结果。面试官会通过追问细节判断项目真实性。避免夸大数字，如果 target 是 98%，可以如实说 98.2%，不要编到 99.9%。
📌 面试问题 3：请设计一个低功耗 DFT 方案，同时满足测试时间、功耗和 coverage 要求。
🎯 考察点： 系统设计能力（PRM 框架）、功耗与测试 trade-off、知识广度（如 Power Gating、Clock Gating 在测试模式下的处理）。
📐 回答框架：PRM （问题→原理→方法）
1. 问题：低功耗芯片的测试模式功耗可能超过工作模式，需平衡三者。
2. 原理：测试功耗主要来自扫描移位时的动态翻转；coverage 要求全节点可控。
3. 方法：采用分段扫描降低并行翻转；保留 power gating 区域在测试时关闭；利用 clock gating 减少 test clock 频率；使用低功耗 ATPG 算法减少 shift 次数。
1. 问题：低功耗芯片的测试模式功耗可能超过工作模式，需平衡三者。
2. 原理：测试功耗主要来自扫描移位时的动态翻转；coverage 要求全节点可控。
3. 方法：采用分段扫描降低并行翻转；保留 power gating 区域在测试时关闭；利用 clock gating 减少 test clock 频率；使用低功耗 ATPG 算法减少 shift 次数。
📝 简短示例回答（88字）：
我采用分段扫描将 chip 分割为 8 个 power domain，每个 domain 独立使能；测试时关闭 idle domain 的 clock gating 并降低 test clock 频率；使用测试压缩减少 shift 次数。最终动态功耗降低 60%，coverage 保持在 96.5%，test time 增加仅 15%。
🔍 可能追问：
- 如何在测试模式下处理 power gating 的控制逻辑？
- 你提到的“测试压缩”具体采用什么架构（如 X-compact？）
- 如果客户要求 coverage ≥ 99%，你会怎么调整方案？
⚠️ 避坑提醒： 不要只给出“降低频率”这种表面方案。面试官期望看到系统权衡：功耗降低的同时 coverage 如何保证？test time 增加多少？要有具体数字。另外注意区分动态功耗和静态泄漏功耗，两者在测试模式下的处理方法不同。
📊 公司侧重点速查：
• 外企（Intel/AMD/Apple）： 极度重视 STAR 框架的“结果”量化，每个项目必须有 KPI 数字，如 coverage、test time reduction。
• 国内大厂（华为/海思/字节芯片）： 偏重 PRM 框架的“原理”深度，常追问公式推导、算法细节；开放性问题更倾向于考察系统思维。
• 创业公司/EDA 厂： 开放性问题占比高，看重方案灵活性和 multi-domain 知识；面试时多展示你如何从 zero 搭建 DFT flow。
• 外企（Intel/AMD/Apple）： 极度重视 STAR 框架的“结果”量化，每个项目必须有 KPI 数字，如 coverage、test time reduction。
• 国内大厂（华为/海思/字节芯片）： 偏重 PRM 框架的“原理”深度，常追问公式推导、算法细节；开放性问题更倾向于考察系统思维。
• 创业公司/EDA 厂： 开放性问题占比高，看重方案灵活性和 multi-domain 知识；面试时多展示你如何从 zero 搭建 DFT flow。
❗ 本章核心原则： 熟记两种框架的思维导图，面试前针对每个项目准备 3 个 STAR 故事、针对每个原理点准备 1 个 PRM 结构。不要框架套话，而是用框架组织真实内容。一个常见错误是 STAR 中的“行动”部分只有一句话，必须展开技术细节（工具脚本、算法选择、时序约束等）。