📚 课程目录第2章 ASIC设计流程与核心概念

2. ASIC设计流程与核心概念：前端设计、验证、综合、时序分析基础

本章系统拆解ASIC设计全流程的四大核心阶段——前端设计、功能验证、逻辑综合、时序分析。面试中，面试官常从“流程整体认知”切入，逐步深入到每个阶段的关键活动、工具链和常见问题。掌握本章内容，能帮助你构建从RTL到GDSII的完整知识框架，从容应对流程类、概念类和技术细节类面试题。

  📌 学习目标
  清晰表述ASIC设计前端到后端的主要流程和各阶段输入输出
掌握逻辑综合的三大输入与两大输出，熟悉主流工具
理解建立时间与保持时间的物理含义及时序修复思路
能结合项目经验展示对流程、工具和PPA权衡的实际理解

💡 面试提示 面试官常通过“你在哪个阶段参与最多”来探测你的实际项目经验。建议结合表格中的工具和指标，讲清楚你具体负责的活动和遇到的挑战。

总 → 先划分前端/后端两大阶段
分 → 前端：RTL设计→功能验证→逻辑综合
后端：布局布线→时序分析→物理验证
总 → 强调迭代验证与时序收敛

ASIC设计分为前端和后端两个阶段。前端包括RTL设计、功能验证和逻辑综合，输出门级网表；后端包括布局布线、时序分析和物理验证，输出GDSII。整个流程强调迭代验证和时序收敛，确保芯片功能正确和性能达标。

⚠️ 避坑提醒 不要只罗列阶段名词而不讲输入输出和目的。例如只说“做综合”不够，要说明综合把RTL变成网表，并受工艺库和约束驱动。

定义 → RTL→门级网表的映射优化过程
输入 → RTL代码 + 工艺库 + 时序约束
输出 → 门级网表 + 时序/面积/功耗报告
工具 → Synopsys DC / Cadence Genus

逻辑综合是将RTL代码转换为门级网表的过程。输入为RTL代码、工艺库和时序约束；输出为门级网表及时序报告。常用工具有Synopsys Design Compiler和Cadence Genus。综合核心是面积、功耗和时序的权衡优化。

⚠️ 避坑提醒 不要只提工具名而不说具体用法。建议结合项目说明“我在DC中使用了compile_ultra命令，并通过set_max_area约束来优化面积”。

定义 → setup: 时钟沿前数据需稳定；hold: 时钟沿后数据需稳定
区别 → setup与频率相关，hold与数据路径延迟相关
重要性 → 确保采样正确，是芯片功能完整的必要条件

建立时间指数据在时钟沿前需保持稳定的最短时间，保持时间指时钟沿后数据需保持稳定的最短时间。时序分析验证所有路径满足时序要求，避免数据采样错误。它是芯片功能正确和性能达标的保障，是流片前必须通过的关键环节。

⚠️ 避坑提醒 不要混淆setup和hold的修复方法。setup violation常用降频、管道化、优化逻辑路径；hold violation常用插入buffer或调整时钟树。

面向边缘智能设备的轻量级AI推理芯片，要求在有限功耗预算下实现实时人脸检测和关键词唤醒。